8x930Ax通用串行总线（USB）的微控制器
表19. AC特性8x930Ax3和8x930Ax4在兼容模式
符号
T
AVLL
T
LLAX
T
WLWH
T
LLRL
T
lhax
T
RLDV
T
RLAZ
T
RHDZ
2
T
RHLH
2
T
WHLH
T
AVDV
2
T
AVRL
T
AVWL
1
参数
地址有效到ALE低
地址保持ALE低后
WR ＃脉冲宽度
ALE低到RD＃或PSEN ＃低
ALE高到地址保持
RD ＃或＃ PSEN低到有效数据/研究所。在
RD ＃或＃ PSEN低到地址浮
数据浮动后PSEN ＃和RD ＃高
RD ＃或PSEN ＃高到ALE高（数据）
WR ＃高到ALE高
地址（ demux'ed ）有效有效数据/指令输入。在
地址有效到RD ＃或PSEN ＃低
地址（ mux'ed ）有效到WR ＃低
8x930Ax3/8x930Ax4
兼容模式（ NS ）
（EDF ＃ = 1） （1）
(0.5+M)T
CLK
- 13 [分]
10 [分钟]
(1+N)T
CLK
- 10 [分钟]
10 [分钟]
(1+M)T
CLK
- 27 [分]
(1+N)T
CLK
- 30 [ MAX]
3最大（ 2 ）
T
CLK
+ 10 [ MAX]
T
CLK
+ 10 [分钟]
T
CLK
10 [分钟]
(2+M+N)T
CLK
- 38 [ MAX]
(1+M)T
CLK
- 40 [分钟]
(1+M)T
CLK
- 40 [分钟]
注意事项：
配置了快速存储器接口的缺省数据浮动时间1.设备。
2.典型值是0纳秒。
表20. 8x930Ax3和8x930Ax4默认和扩展数据浮动计时
对称
BOL
T
LLAX
T
RLRH
T
WLWH
T
LLRL
T
lhax
T
RLDV
T
RHDZ
1
参数
地址保持ALE低后
RD ＃或＃ PSEN脉冲宽度
WR ＃脉冲宽度
ALE低到RD＃或PSEN ＃低
ALE高到地址保持
RD ＃或＃ PSEN低到有效数据/研究所。在
指示。浮动后PSEN ＃或RD ＃高
默认数据浮动
时序（ NS ）
兼容模式
（ EDF ＃ = 1 ）， （ 1,2,4,5 ）
10 [分钟]
(1+N)T
CLK
- 10 [分钟]
(1+N)T
CLK
- 10 [分钟]
10 [分钟]
(1+M)T
CLK
- 27 [分]
(1+N)T
CLK
- 30 [ MAX]
10 [ MAX]
扩展数据浮动
时序（ NS ）
增加吨
RHDZ
1
模式
（ EDF ＃ = 0 ） （ 1,3,4,5 ）
20 [分钟]
(1+N)T
CLK
- 32 [分]
(1+N)T
CLK
- 32 [分]
20 [分钟]
(0.5+M)T
CLK
+ 15 [分钟]
(1+N)T
CLK
- 50 [ MAX]
(0.5)T
CLK
- 5 [MAX]
注意事项：
根据收集到的最新数据硅1.最差情况下的数字。
配置了快速存储器接口的缺省数据浮动时间2.设备。
配置了缓慢的内存接口扩展的数据流动时间3.设备。
4.所列的值是12兆赫。 6兆赫， T的值
CLK
将翻一番，将等于166.6纳秒。
5， M = 0,1是扩展ALE状态; N = 0,1,2,3是RD ＃ / PSEN ＃ / WR ＃等待状态。
32
超前信息
