X98024
所需条件：负极性VSYNC ，没有锯齿，而t
1
= t
2
t
1
t
2
HSYNC
IN
图11. CSYNC ON水平同步，可能会导致个别图像的变化
这是一个很少使用复合同步格式;在大多数
应用它永远不会遇到。但是，如果这
CSYNC波形必须得到支持，有一个简单
用一个异或门的应用程序的解决方案。
XOR门的输出端连接到所述HSYNC的
IN
在X98024的输入。一项所述的异或输入端被连接到
水平同步/ CSYNC源，而另一个输入是
连接到通用I / O引脚。对于所有同步源
除了在图11所示的CSYNC ，所述输入端连接
到GPIO应该被拉低。
如果系统微控制器检测到对应的一个模式
到图11所示的同步型和极性，它应
驱动GPIO引脚为高电平。这将反转CSYNC信号
由X98024看到并防止任何自发的图像
换挡。
公交车名义上是无效的，与SDA和SCL为高电平。
通信开始时，主机发出START
命令通过采取低SDA ，SCL为高电平（图12 ） 。
该X98024连续监视SDA和SCL线
启动条件，也不会响应任何命令
直到这个条件已经满足。然后主机发送
7位串行地址加上一个R / W位，表示如果下一个
交易将是一个读（ R / W = 1）或写（ R / W = 0）。如果
发送的地址相匹配的任何设备的
公交车，该设备必须与响应ACKNOWLEDGE
（图13） 。
一旦串行地址被发送和
确认时，对信息的一个或多个字节的可
写入或读取从站。与通信
在所选择的方向选择装置（读或写）是
由STOP命令，其中SDA上升，SCL为结束
高（图12） ，或者一个第二START命令，这是
通常用于无反向数据方向
放弃总线。
在串行总线上的数据必须是有效的整个时间SCL
为高（图14）。为了实现这一点，数据被写入到
X98024被锁存的上升沿的延迟版本
SCL 。 SCL延迟和去抖的X98024内3
水晶时钟周期（ 120ns的一个25MHz晶体），以消除
杂散时钟脉冲，可能扰乱序列
通信。
当被读取时， SDA的X98024的内容
线SCL的下降沿更新后，延迟，
去抖处理中相同的方式。
X98024串行通信
概观
该X98024采用2线串行总线与通信
它的主人。 SCL为串行时钟线，由主机驱动，
SDA是串行数据线，它可以通过所有被驱动
在总线上的设备。 SDA是漏极开路，以允许多个
设备同时共享同一总线。
通信完成三个步骤：
1.主机选择它要传达的X98024
有。
2.主机写入初始X98024配置寄存器
解决这个问题要写入或读取。
3.主机写入到或从X98024的读取
配置寄存器。的X98024的内部地址
指针自动递增，因此读寄存器为0x00
通过0x1B ，例如，人会写0x00在步骤
2 ，然后重复步骤3 28次，每次回国读
下一个寄存器值。
该X98024具有串行总线上的7位地址。上
6位永久设置为100110 ，与下位
通过销48的状态来确定这允许2 X98024s到
同时共享同一总线被独立地控制。
CON组fi guration寄存器写
图15显示了两种观点的必要写的步骤
一个或多个单词的配置寄存器。
CON组fi guration寄存器读
图16显示了两个视图的要读出的步骤
一个或多个单词的配置寄存器。
25
FN8220.0
2005年6月6日
