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XC1700E和XC1700L系列配置PROM
R
PROM的控制
连接FPGA器件的PROM 。
的PROM的（多个）的数据输出（多个）驱动
D
IN
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入（S ）
的PROM （多个） 。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM （如果有的话） 。
在RESET /所有的PROM的OE输入由最好的驱动
领先的FPGA器件的INIT输出。这
连接确保了PROM的地址计数器是
任何复位（重）配置开始前，甚至
当用V发起一个重新配置
CC
毛刺。
其他的方法，比如从最不发达国家推动RESET / OE
或系统复位，假设内部PROM
上电复位总是在步骤与FPGA的
内部上电复位。这可能不是一个安全
假设。
PROM的CE输入可以来自最不发达国家的驱动
或DONE引脚。用最不发达国家避免了潜在的争
在D
IN
引脚。
引线的CE输入（或唯一） PROM是由驱动
DONE输出领先的FPGA器件，提供
做完不会永久接地。否则，
LDC可以用来驱动CE，但随后必须是
用户操作期间无条件地高。 CE可以
也可以永久地绑低，但这种保存数据
输出活跃，导致了不必要的电源
电流10 mA（最大值）的。
读取顺序，通过内部地址和位访问
这是对每一个有效的上升沿递增计数器
的CCLK 。
如果用户可编程的，双函数D
IN
引脚上的
FPGA中只用于配置，它仍必须在一保持
在正常操作期间定义的水平。赛灵思FPGA
家庭照顾这自动与片上
默认的上拉电阻。
对FPGA进行编程设有专柜
持平于完成时
当多个FPGA的配置为单个FPGA是
存储在PROM的OE引脚应与低。上
电时，内部地址计数器复位和反对
成形开始与存储在存储器中的第一程序。
由于OE引脚保持低电平时，地址计数器离开
配置完成后，不变的是完整的。因此，为了
重新编程的FPGA与另一个程序时， DONE线
被拉到低和结构开始于最后的值
地址计数器。
如果用户在FPGA中采用这种复位方法失败
配置过程。该FPGA中止配置
然后重新启动一个新的配置，如预期的，但
PROM不重置其地址计数器，因为它从来没有
只见一个高层次上的OE输入。新的配置，
因此，读出在存储器PROM和间中的剩余数据
prets它作为序言，长度计等。由于FPGA是
主人，它会发出CCLK脉冲的必要数量，
高达1600万（ 2
24
）和DONE变高。然而，该
FPGA的配置将是完全错误的，有潜力
里面的FPGA和它的输出引脚争论。这
方法必须，因此，绝对不能在有任何使用
外部复位的配置过程中的机会。
FPGA主串行模式总结
可配置逻辑块的I / O和逻辑功能
（ CLB）和其相关的互连建立
通过配置程序。该程序被加载或者
在上电时自动，或命令，视
在三个FPGA的模式引脚的状态。在主串
模式下，FPGA自动加载的配置亲
从外部存储器克。赛灵思的PROM有
被设计为与主串兼容性
模式。
在上电时或重新配置，一个FPGA进入
主串行模式，只要三个在FPGA
模式选择引脚为低（ M 0 = 0 ，M 1 = 0 ， M 2 = 0）。数据
从PROM中顺序地在单个数据线读取。同步
chronization由临时的上升沿提供
CCLK信号，这是在配置过程中产生的。
主串行模式提供了一个简单的接口配置
脸上。只有一条串行数据线和两条控制线都
需要配置一个FPGA 。从PROM数据
级联配置PROM
对于配置为菊花链多个FPGA ，或为
未来的FPGA需要更大的配置存储器，磁带式
caded PROM中提供了额外的内存。之后的最后一位
从第一PROM中被读取时，在下一个时钟信号输出到
PROM声称其CEO产量低，并禁止其数据
线。第二PROM认识到低级别上的CE
输入及启用其数据输出。看
图2中。
配置完成后，所有的地址计数器后
如果FPGA RESET引脚变为级联PROM的复位
低，假设PROM复位极性选项已
反转。
重新编程的FPGA与另一个程序时， DONE
线变低，配置开始的地址
计数器已经停止。在这种情况下，避免争用
数据和配置的I / O使用的D之间
IN
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DS027 （ V3.1 ） 2000年7月5日
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