CS42L51
4.5
串口时钟
该编解码器的串行音频接口端口工作无论是作为一个从机或主机。它接受外部产生
在从模式和时钟会产生从输入主时钟（ MCLK ）在派生同步时钟
主模式。
MCLK的频率必须是的整数倍，并用时，系统的采样率同步，
FS 。在LRCK的频率等于Fs的，频率在该音频样本的每个信道的时钟
入或拉出设备。
的速度和MCLKDIV2软件控制位或SDOUT / （ M / S）和MCLKDIV2独立控制
销，配置设备，以产生主模式的正确时钟和接收正确的时钟
从模式。在SDOUT销的值是在硬件模式上电后立即锁存。
软件
控制：
“ MIC电源控制&速度控制（地址03H ） ”第48页， “控制DAC （地址09H ） ”上
第55页。
五金
针
控制：
“ SDOUT ， M / S”脚
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“ MCLKDIV2 ”销2
环境
47 kΩ的上拉下来奴隶
47 kΩ的上拉
LO
HI
主
无鸿沟
选择
MCLK由2之前，所有内部电路划分。
4.5.1
SLAVE
LRCK和SCLK在从模式下输入。该编解码器的速度自动确定依据
上时，自动检测功能的输入MCLK / LRCK的比率被启用。某些输入时钟比率将
然后要求内部除以2 MCLK的*使用任一MCLKDIV2位或MCLKDIV2待机动
单独控制引脚。
额外的时钟比率时，允许自动检测功能将被禁用;但相应的速度
位：模式必须使用速度[ 0 1 ]来选择。
自动检测
残
（软件
模式）
启用
QSM
512, 768, 1024,
1536, 2048, 3072
1024, 1536, 2048*,
3072*
HSM
256, 384, 512, 768,
1024, 1536
512, 768, 1024*,
1536*
SSM
128, 192, 256, 384,
512, 768
帝斯曼
128, 192, 256, 384
256, 384, 512*, 768* 128, 192, 256*, 384*
* MCLKDIV2必须启用。
表3. MCLK / LRCK比率
DS679A2
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