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R
XCR22LV10 ： 3V零功耗， TotalCMOS ，通用PLD
输出类型
从或阵列的信号可以直接馈送到输出
放销（组合功能）或锁存到D型
触发器（注册功能）。 D型触发器锁存
在时钟的上升沿的数据，并且由控制
全球预置和清除方面。当同步预
设置项被满足时，该寄存器的Q输出将被设置
在高时钟输入的下一个上升沿。满足
异步清零内将设置Q低，不管
时钟状态。如果这两个条件同时满足时，
明确将覆盖预设。
可以作为一个专用的输入端，一个专用的输出，或者一个
双向I / O 。
上电复位
为了缓和系统初始化，所有的触发器会电到一
复位条件和Q输出是低的。实际输出
把XCR22LV10将取决于编程的输出
把极性。在V
CC
崛起必须是单调的。
设计安全性
该XCR22LV10提供了一个特殊的EEPROM安全位
防止未经授权的读取设计或复制
编程到器件中。安全位被设置
PLD编程，或者在编程结束
明周期或作为一个单独的步骤中，在该装置已经
编程。一旦安全位被置位，这是不可能
验证（阅读）或编程XCR22LV10 ，直到整个
设备已先被擦除与批量擦除功能。
编程/擦除周期
该XCR22LV10是100 ％可测试，可擦除/节目
秒，并保证1000编程/擦除擦除
周期。
输出极性
每个宏单元可以配置为实施积极的高
或低电平有效。可编程极性消除
需要外接逆变器。
TotalCMOS设计技术快速零
动力
赛灵思公司是第一家提供TotalCMOS SPLD ，无论是在亲
塞斯技术和设计技术。赛灵思采用
CMOS门电路的级联来实现产品的总和
代替传统的读出放大器的方法。此CMOS
门实现允许赛灵思提供SPLDs这是
高性能，低功耗，打破了款
digm是具有低功耗，你必须接受较低的perfor-
曼斯。请参阅
图5
和
表1
显示我
CC
与
我们XCR22LV10 TotalCMOS SPLD的频率。
表1：典型的我
CC
与频率的关系@ V
CC
= 3.3V, 25
°
C
频率（MHz）
1
10
20
30
40
50
60
70
80
90
100
110
120
130
Tupical我
CC
（MA ）
0.2
1.5
3.0
4.5
6.0
7.4
8.9
10.4
11.8
13.2
14.5
15.8
17.0
18.2
OUTPUT ENABLE
每个I / O宏单元的输出可以启用或解散
其相关联的可编程的控制下禁止时
输出使能乘积项。当逻辑条件
程序上的输出允许术语都满足，则
输出信号被传递到I / O引脚。否则，该
输出缓冲器驱动到高阻抗状态。
根据输出的控制使内， I / O引脚可以
函数作为专用输入端，专用的输出，或者一个bidi-
rectional I / O 。开放的每一个输出连接
能够长期将永久启用输出缓存和
产生一个专用输出。反之，如果每一个连接是
完好，能长期将永远是逻辑和FALSE
在I / O将作为一个专用的输入。
注册反馈选择
当在I / O宏单元被配置为执行一个寄存器
羊羔功能（S1 = 0） （图
4a
or
图4b ） ，
该馈
回信号到与门阵列取自Q输出。
双向I / O选择
在配置I / O宏单元来实现combi-
natorial功能（ S1 = 1 ）（图
4c
or
图4d ） ，
该馈
回信号是从I / O引脚。在这种情况下，针
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DS047 （ V1.1 ） 2000年2月10日
