MT90880/1/2/3
最大允许时钟偏移
= 15.15 - 10 - 1.5
数据表
= 3.65纳秒
这一次必须由信号传输时间全线下降的MT90880之间的
存储器，例如RAM_WE [X] ＃和数据总线，因此，在实际应用中，时钟歪斜必须比此略低
数字表明。
在读周期（图50）不会受到相同的方式时钟偏差。该MT90880推出输出
启用RAM_OE [X] ＃ ，时间T
RAV
后S_CLK 。在响应中，RAM把数据输出到总线上内
响应时间（t
OEQ
），并将该数据必须满足一个设定的时间T
RDS
以S_CLK回到了MT90880 。由于这两种
输出使能数据和设置都定时在MT90880钟，板级时钟歪斜不
影响读周期时序。
因此，最大允许RAM输出有效时间T
OEQ
由下式确定：
马克斯。允许RAM输出有效时间= T
S_CLK
- T
RAV
- T
RDS
= 15.15 - 7.5 - 3
= 4.65纳秒
对于一个7.5 ns的速度等级MT58L256L32P ，在RAM输出有效时间T
OEQ
为4.2纳秒。因此，这部分符合
所需的时间与0.45纳秒的空闲时间，但和以前一样，一些津贴也应进行传输做出
全线的控制和数据信号的时间。
6.10
PCI接口
这是在33 MHz的全主/目标的PCI总线接口能够运行。由于其具有的数据宽度
的32位，这可以提供高达数据传输的1 Gbit / s的。 PCI接口可用于通过外部CPU以
提供完全访问片上的寄存器，并且两个片上存储器和主片包存储器，经由所述
存储器管理单元。它还包含一个DMA控制器，它可以被用来自动地传送数据
之间的PCI总线上的片外数据包存储器和系统存储器。
在PCI Core是完全符合PCI 2.2版规范（参考文献2 ，表2）由PCI提供
特别兴趣小组（ PCI - SIG ），负责全球的PCI标准。需要注意的是信号pci_serr ＃和
pci_inta ＃不开漏输出，并且需要外部电路，使电路板本身，在其上MT9088x是
使用的是PCI兼容。请参阅“漏极开路电路”第71页。
功能包括：
PCI版本2.2兼容
33 MHz工作
32位宽的数据总线
主/目标能力
分散/聚集DMA控制器，能够跟随下来的数据包传输的链表
目标可以访问所有片上寄存器和存储器，以及外部分组记忆
6.10.1
地址和数据宽度支持
该MT9088x家族PCI接口仅支持32位PCI地址和32位宽的PCI数据事务。如果
尝试一个8或16位的数据事务，则MT9088x响应，好象该事务是32位宽。
因此，一个8位或16位的读操作都将导致完整的32比特被放置在PCI数据总线，和一个8或16位的写入
将导致完整的32位数据总线上被写入到寄存器或存储器位置。
该MT9088x要求主突破64位交易成两个32位访问，按照
修改PCI 2.2规范（ 3.2.3节） 。
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卓联半导体公司
