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特定网络阳离子

可编程逻辑器件2128E

功能框图

图1.系统可编程逻辑器件2128E功能框图

RESET

GOE 0

GOE 1

输入总线

输出布线区（ ORP ）

Megablock

通用逻辑

块（ GLBs ）

输出布线区（ ORP ）

在5

在4

I / O 95

I / O 94

I / O 93

I / O 92

I / O 91

I / O 90

I / O 89

I / O 88

I / O 87

I / O 86

I / O 85

I / O 84

I / O 83

I / O 82

I / O 81

I / O 80

I / O 79

I / O 78

I / O 77

I / O 76

I / O 75

I / O 74

I / O 73

I / O 72

I / O 71

I / O 70

I / O 69

I / O 68

I / O 67

I / O 66

I / O 65

I / O 64

TDI / IN 7

TDO / IN 6

I / O 127

I / O 126

I / O 125

I / O 124

I / O 123

I / O 122

I / O 121

I / O 120

I / O 119

I / O 118

I / O 117

I / O 116

I / O 115

I / O 114

I / O 113

I / O 112

I / O 111

I / O 110

I / O 109

I / O 108

I / O 107

I / O 106

I / O 105

I / O 104

I / O 103

I / O 102

I / O 101

I / O 100

I / O 99

I / O 98

I / O 97

I / O 96

I / O 4

I / O 5

I / O 6

I / O 7

I / O 8

I / O 9

I / O 10

I / O 11

I / O 12

I / O 13

I / O 14

I / O 15

I / O 16

I / O 17

I / O 18

I / O 19

I / O 20

I / O 21

I / O 22

I / O 23

I / O 24

I / O 25

I / O 26

I / O 27

I / O 28

I / O 29

I / O 30

I / O 31

TCK / IN 0

TMS / IN 1

输出布线区（ ORP ）

I / O 0

I / O 1

I / O 2

I / O 3

输入总线

输出布线区（ ORP ）

输入总线

BSCAN

输出布线区（ ORP ）

CLK 0

CLK 1

CLK 2

输出布线区（ ORP ）

0139/2128E

全球

路由

池

（ GRP ）

输出布线区（ ORP ）

输入总线

I / O 32

I / O 33

I / O 34

I / O 35

I / O 36

I / O 37

I / O 38

I / O 39

I / O 40

I / O 41

I / O 42

I / O 43

I / O 44

I / O 45

I / O 46

I / O 47

I / O 48

I / O 49

I / O 50

I / O 51

I / O 52

I / O 53

I / O 54

I / O 55

I / O 56

I / O 57

I / O 58

I / O 59

I / O 60

I / O 61

I / O 62

I / O 63

IN 2

IN 3

单独地编程为一个组合的输入，

输出或双向I / O引脚具有三态控制。该

信号电平与TTL兼容电压和输出

司机可以源4 mA或下沉8毫安。可以在每个输出

可独立编程的快速或慢速输出

压摆率，以减少整体输出开关噪声。通过

连接VCCIO引脚到一个共同的5V或3.3V

电源， I / O的输出电平可以被匹配到5V或

兼容3.3V电压。当连接到5V

供电， I / O引脚提供PCI兼容输出驱动器。

八GLBs ， 32个I / O单元，两个专用输入和两个

ORPS被连接在一起，使Megablock （见

图1）。八个GLBs的输出端被连接

由两个ORPS一套32通用I / O单元。每

可编程逻辑器件2128E设备包含四个Megablocks 。

玻璃钢具有作为其输入，从所有的输出

GLBs和所有的来自双向I / O单元的输入端。

所有这些信号被提供给的所述输入端

GLBs 。通过GRP有所延误扳平

尽量减少时序偏差。

在系统可编程逻辑器件2128E设备的时钟都使用选定

专用时钟引脚。三个专用时钟引脚（ Y0，Y1，

Y2）或异步时钟可以在GLB选择

的基础。异步或乘积项时钟可

在任何GLB为自己的时钟产生。

可编程的漏极开路输出

除了标准的输出结构，所述

在系统可编程逻辑器件2128E的输出单独编程来

可燃的，无论是作为一个标准推拉输出或

漏极开路输出。图腾柱输出驱动

指定的VOH和VOL电平，而开漏

输出驱动器只能在指定的卷。上的VOH电平

开漏输出取决于外部负载和

拉。该输出配置由一个亲控制

可编程熔丝。默认配置时

设备是在批量擦除状态是图腾柱结构。

漏极开路/图腾柱的选择是通过选择

该ispDesignEXPERT软件工具。

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