IDT71V633 ， 64K ×32 ， 3.3V同步SRAM与
流过输出
商用和工业温度范围
引脚德网络nitions
(1)
符号
A
0
–A
15
ADSC
引脚功能
地址输入
地址状态
（高速缓存控制器）
地址状态（处理器）
突发地址进展
I / O
I
I
活跃
不适用
低
描述
同步地址输入。地址寄存器是通过组合触发
CLK的上升沿和
ADSC
或低
ADSP
低，
CE
低。
同步地址状态，从高速缓存控制器。
ADSC
为低电平输入
是，用于加载的地址寄存器以新的地址。
ADSC
不控
by
CE 。
同步地址状态的处理器。
ADSP
是低电平有效的输入是
用于装载地址寄存器以新的地址。
ADSP
通过门控
CE 。
同步地址进展。
ADV
]是用于推进一个低电平输入
内部突发计数器，控制起始地址后，突发的访问被加载。
当此输入为高电平突发计数器不递增;也就是，没有
地址前进。
同步字节写使能门的字节写入输入
BW
1
-BW
4
。如果
BWE
is
低在CLK的上升沿，则
BW
X
输入被传递到下一个阶段
的电路。字节写操作仍然可以阻止的话
ADSP
为低电平时的上升沿
CLK 。如果
ADSP
为HIGH和
BW
X
为低电平，在CLK的上升沿则数据将
被写入到SRAM中。如果
BWE
为高，字节写输入被封锁
只有
GW
可以启动一个写周期。
同步字节写使能。
BW
1
控制I / O （ 7 ： 0 ）
BW
2
控制I / O（ 15：8 ）等。
任何活动的字节写入导致被禁用所有输出。
ADSP
LOW禁用所有字节
写道。
BW
1
-BW
4
必须满足规定的建立和保持恬ES相对于CLK 。
同步芯片使能。
CE
采用与CS
0
和
CS
1
使IDT71V633 。
CE
同时门
ADSP 。
这是时钟输入。该设备的所有定时基准是相对于
到该输入端。
同步高电平有效的片选。 CS
0
用于与
CE
和
CS
1
使
芯片。
同步低电平有效的片选。
CS
1
用于与
CE
和CS
0
使
芯片。
全球同步的写使能。该输入将写入所有4个8位字节的数据时，
低在CLK的上升沿。
GW
将取代单个字节写使能。
同步数据输入/输出（ I / O）引脚。只有数据输入路径被登记并
由CLK的上升沿触发。产出是流动的。
当
LBO
是高的交错顺序（英特尔）突发序列被选中。当
LBO
为低线性（ PowerPC）下突发序列被选中。
LBO
有一个内部
上拉电阻。
异步输出使能。当
OE
为高电平时， I / O引脚处于高阻抗
状态。当
OE
为LOW的数据输出驱动器被启用，如果该芯片是也
选择。
3.3V内核电源输入。
3.3V的I / O电源输入。
核心接地引脚。
I / O接地引脚。
NC引脚没有电气连接到芯片上。
异步睡眠模式的输入。 ZZ HIGH将门CLK内部和电源
下IDT71V633来的最低POW ER消费水平。数据保存
保证在睡眠模式。 ZZ有内部下拉电阻。
3780 TBL 02
ADSP
ADV
I
I
低
低
BWE
字节写使能
I
低
BW
1
-BW
4
单个字节写入
使
I
低
CE
CLK
CS
0
CS
1
GW
I / O
0
-I / O
31
LBO
芯片使能
时钟
片选0
片选1
全局写使能
数据输入/输出
线性突发
I
I
I
I
I
I / O
I
低
不适用
高
低
低
不适用
低
OE
OUTPUT ENABLE
I
低
V
DD
V
DDQ
V
SS
V
SSQ
NC
ZZ
电源
电源
地
地
无连接
睡眠模式
不适用
不适用
不适用
不适用
不适用
I
不适用
不适用
不适用
不适用
不适用
高
注意：
1.所有的同步输入必须符合规定的建立和保持时间相对于CLK 。
2
