IDT71P72204 （ 2M ×8位） ， 71P72104 （ 2M ×9位） ， 71P72804 （ 1M ×18位） 71P72604 （ 512K ×36位）

超前信息

18 MB QDR II SRAM突发的2

商业级温度范围

它能精确定时的数据输出，并调谐以匹配阻抗

ANCE和信号质量。用户可以使用向下回波时钟

数据流中的时钟。回波时钟省去了用户

以产生交替的时钟以精确的定时，定位，和信号

品质保证数据采集。由于产生的回波时钟

由驱动数据输出端，所述关系与数据相同的源

不显著受电压，温度和工艺，如将

是的情况下，如果时钟是由外部源产生的。

在QDRII SRAM的所有接口都HSTL ，让速度超越

使用任何形式的TTL接口的SRAM器件。该接口可以是

扩展到更高电压（高达1.9V ）与1.8V的系统，如果接口

有必要的。该装置具有V

DDQ

和一个单独的Vref时，允许

用户指定的接口的操作电压，独立的

1.8V的V器件的核心电压

DD

.

的输出阻抗控制使

用户调整的驱动力，以适应各种各样的负载，并

传输线。

该装置能够维持在两个输入全带宽的

和输出端口同时进行。所有的数据是两个字阵阵，与

寻址能力的脉冲串电平。

回波时钟

回波时钟， CQ和

CQ ，

由C生成和

C

钟

（或K，

K

如果C ，

C

被禁用） 。 C的上升沿产生的崛起

边缘的CQ和下降沿

CQ 。

的上升沿

C

产生

的上升沿

CQ

和CQ的下降沿。该方案提高了

回波时钟和意愿的上升沿和下降沿之间的相关性

提高各个信号的占空比。

回波时钟是非常密切的数据一致，保证

回波时钟将继续密切与数据相关，内

公差指定。

读取和写入操作

QDRII设备突发的两个词在内部存储为一个单一的，

字宽，并将保留其在突发秩序。有没有能力

解决的一个字级或反向突发秩序;然而，该

字节和半字节写信号可用来防止写入任何indi-

维杜阿尔字节，或合并，以防止写入脉冲串中的一个字。

读操作是由持有该读端口选择（R ）低启动，

并呈现所述读出地址的地址端口中的上升

的K边缘，将锁存的地址。的数据将被读出，并会

出现在该装置的输出在对应于所指定的时间

与C和

C

时钟。

写操作是通过持有写端口选择（ W）的低启动

并与字节写入输入（ BWX ）的字节是指定

书面（或

NWX

上x8的设备）。该数据的第一个字也必须是

本上的数据输入总线D [X ：0] 。当K时第一上升沿

脉冲串的单词将被锁存到输入寄存器。后K有上涨，

与所指定的保持时间观察到的，所述时钟的第二个一半

周期是由呈现所述写地址到地址总线启动

SA [X ：0] ，则

BWX

（或

NWX ）

输入用于脉冲串的第二数据字，

和脉冲串的数据总线D的第二数据项[X ：0] 。经

上升沿

K,

脉冲串的第二个字将被锁存，随着

所指定的地址。两个脉冲串的第一个和第二个字将

然后被写入到存储器中作为指定由地址和字节写

启用。

时钟

的QDRII SRAM具有两套输入时钟信号，即在K ，

K

钟

而C ，

C

时钟。此外， QDRII具有输出“回声”的时钟，

CQ ，

CQ 。

在K和

K

时钟是主设备的输入时钟。在K时钟

时，用于将时钟的控制信号（R，

W

和

BWX

or

NWX ）

读

地址和数据的第一个字写入操作期间爆裂。

该

K

时钟用于时钟的控制信号（ BWX或

NWX ）

写

地址和数据的第二个字的写入操作过程中破裂。

在K和

K

时钟也用于内部的SRAM进行。在该事件

用户禁用C和

C

时钟， K和

K

时钟也将

用于时钟数据从输出寄存器，并产生回声

时钟。

C和

C

时钟可以用于时钟数据输出的输出

在读操作期间注册并产生回波时钟。 C和

C

必须被呈现给定时容差范围内的SRAM中。该

从QDRII输出数据将受到密切对准C和

C

输入，

通过使用一个内部的DLL 。当C被呈现给QDRII

SRAM中，该DLL将已经内部时钟源的第一个数据字到

同时到达该装置输出与C时钟的到来。

该

C

而突发的第二个数据字也对应。

输出使

该QDRII SRAM自动启用和禁用Q [ X： 0 ]

输出。当一个有效的读操作过程中，以及数据是存在于

输出，该输出将被启用。如果没有有效数据出现在输出

（读未激活） ，则输出将被禁用（高阻） 。该

随路时钟仍然有效，在任何时候，不能被禁用或开启

关。在上电期间的Q输出会在一个高阻抗

状态。

单时钟模式

的QDRII SRAM可以与单个时钟对来操作。 C和

C

可以通过把两个信号高，迫使输出和回声被禁止

时钟可以代替控制由K和

K

时钟。

可编程阻抗

一个外部电阻RQ ，必须连接之间的ZQ引脚

对SRAM和Vss ，以使SRAM中，以调节其输出驱动器阻抗

ANCE 。 RQ的值必须是5倍的预期驱动的价值

阻抗的SRAM。 RQ的允许范围，以保证

具有+/- 10％的公差阻抗匹配是175欧姆之间

而350欧姆，采用V

DDQ

= 1.5V 。的输出阻抗被调整

每1024个时钟周期来校正在电源电压和温漂移

perature 。如果用户希望以驱动SRAM的输出阻抗

到它的最低值，该ZQ引脚可以连接到V

DDQ

.

DLL运行

在QDRII SRAM的输出结构中的DLL可以被用来

紧密排列传入的时钟C和

C

与所述数据的输出，

产生在两者之间非常紧的公差。用户可以禁用

该DLL通过举办

DOFF

低。与该DLL关闭时， C和

C

（或K和

K

如果C和

C

未使用）会直接时钟SRAM的输出寄存器。

与该DLL断，会有从时间的时钟的传播延迟

进入该设备，直到该数据出现在输出端。

6.42

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