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HYS 72Dxx5xxGR -7F / 7/8 -B的
注册的DDR- SDRAM我模块
1.系统采用自刷新项命令。
（ CKE →低， CS →低， RAS
→
低，中科院→低， WE →高）
注：该命令一个时钟后到达DDR SDRAM由于在附加寄存器流水线
注册的DIMM 。后此命令发出到SDRAM中，所有的地址和控制和时钟输入的
条件的SDRAM是不要除CKE的Cares- 。
2.系统在有效的低电平复位设置。
该输入状态将强制所有寄存器的输出为低电平状态，独立的条件对registerm
输入（数据和时钟） ，并确保CKE ，和所有其它的控制和地址信号，是一种稳定的低
在DDR SDRAM的水平。由于RESET信号是异步的，设置在相对于复位时序
不需要一个特定的时钟边沿。
3.系统将关闭时钟输入到DIMM 。 （可选）
一。为了减少的DIMM的PLL电流，时钟输入端，以在DIMM被关断，从而导致在高Z时钟
输入向SDRAM芯片和寄存器。这必须经过稳压的RESET停用时间后进行
寄存器（ T（ INACT ）
).
停用时间定义的时间，其中的时钟和控制及地址显
复位后低已应用，并在寄存器DIMM指定的NAL必须维持有效的平
文档。
B 。该系统可以释放DIMM地址和控制输入高阻抗。
这可以在寄存器中的RESET停用时间之后进行。停用时间定义的时间
其中，时钟和控制和地址信号必须保持有效电平后， RESET具有低
得到了应用。强烈建议CKE继续此操作过程中保持低电平。
4. DIMM是功耗最低的自刷新模式。
自刷新退出（ RESET低，时钟已关闭） - 可选
1.稳定的时钟到SDRAM中。
该系统必须驱动时钟到应用程序的频率（ PLL操作不放心，直到输入时钟
达 20MHz的） 。时钟在SDRAM芯片的稳定性会受所有适用的系统时钟器件，
和时间的分配必须允许所有时钟器件来解决。一旦一个稳定的时钟是在收到DIMM
PLL ，所需的PLL稳定时间（假设电源DIMM稳定）为100微秒。
2.该系统采用有效逻辑电平到寄存器的数据输入（地址和控制在该DIMM CON-
头） 。
CKE必须保持低和所有其它输入应被驱动到一个已知的状态。一般来说这些命
mands可由系统设计者确定。一种选择是使用一个SDRAM “ NOP ”指令（与
CKE低） ，因为这是由JEDEC自刷新退出序列中定义的第一个命令（理想情况下这会
是一个“ NOP取消选择”命令） 。第二个选项是适用于所有的寄存器输入低的水平，以CON组
sistent用的寄存器输出的状态。
3.系统切换RESET为逻辑“高”级别。
在SDRAM现在可以正常运行，准备接收命令。自的RESET信号是异步的，
不需要一个特定的时钟边沿复位定时关系（在此期间，寄存器的输入必须
保持稳定） 。
4.系统必须保持稳定的寄存器输入到寄存器的正常运转为止。
该寄存器有一个激活时间，允许时钟接收器，输入接收器，和输出驱动器suffi-
cient时间被接通，并成为稳定的。在此期间，系统必须维持有效逻辑电平
在步骤2中描述的它也是一个功能性需求，该寄存器保持一个低的状态，在所述CKE输出
放，以保证所述的DDR SDRAM继续接收CKE的低电平。注册激活时间（t
（ ACT ） ） ，从复位异步切换从低到高，直到寄存器是稳定的，并准备
接受输入信号，被指定在寄存器DIMM做- umentation 。
5.系统可以开始JEDEC定义的DDR SDRAM自刷新退出过程。
自刷新项（ RESET低，时钟运行） - 可选
在网络连接霓虹灯技术
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2002-08-16 (0.91)
