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TMS320C6701
浮点数字信号处理器
SPRS067E - 1998年5月 - 修订2000年5月
多通道缓冲串行端口时序（续）
为McBSP的开关特性
（参见图31）
号
参数
’C6701-120
’C6701-150
’C6701-167
民
1
2
3
4
9
12
13
14
TD （ CKSH - CKRXH ）
TC （ CKRX ）
总重量（ CKRX ）
TD （ CKRH - FRV ）
TD （ CKXH - FXV ）
TDIS （ CKXH - DXHZ ）
TD （ CKXH - DXV ）
TD （ FXH - DXV ）
延迟时间， CLKS高到CLKR / X高内部
从CLKS输入CLKR / X生成
周期时间， CLKR / X
脉冲持续时间， CLKR / X高或CLKR / X低
延迟时间， CLKR高到内部FSR有效
延迟时间， CLKX高到内部FSX有效
时间
禁止时间，之后从最后一个数据位DX高阻抗
IM edance
CLKX高
延迟时间CLKX高到DX有效。
时间，
有效
延迟时间， FSX高到DX有效。
仅适用于数据延迟0 （ XDATDLY = 00B ）模式下。
CLKR / X INT
CLKR / X INT
CLKR INT
CLKX INT
CLKX分机
CLKX INT
CLKX分机
CLKX INT
CLKX分机
FSX INT
FSX分机
3
2P§
C – 1#
–4
–4
3
–3
2
–2
3
–2
2
最大
15
ns
ns
C + 1#
4
5
16
2
9
4
16
4
10
ns
ns
ns
ns
ns
ns
单位
CLKRP = CLKXP = FSRP = FSXP = 0。如果任何信号的极性反转，然后该信号的定时基准，也反转。
最小延迟时间也代表了最小输出保持时间。
P = 1 / CPU时钟频率纳秒。例如，在167 MHz的运行部件时，使用P = 6纳秒。
§最大McBSP的比特率是50 MHz的;因此，最小CLKR / X的时钟周期可以是两倍的CPU周期时间（2P） ，或20毫微秒（50兆赫） ，
无论哪个值较大。例如，在167兆赫（p = 6纳秒）的运动部件时，可使用20纳秒的最低CLKR / X的时钟周期（通过设置
适当CLKGDV比例或外部时钟源） 。当频率为80 MHz （ P = 12.5纳秒）的运动部件，使用2P = 25纳秒（ 40 MHz）的为最低
CLKR / X的时钟周期。最大McBSP的比特率应用的时候串口时钟和帧同步的主机和其他设备的
McBSP的通信，是一个奴隶。
＃ C = H或L
S =采样率发生器输入时钟= P如果CLKSM = 1 （ P = 1 / CPU时钟频率）
=采样率发生器输入时钟= P_clks如果CLKSM = 0 （ P_clks = CLKS期）
H = CLKX高脉冲宽度=（ CLKGDV / 2 + 1） * S如果CLKGDV是偶数
= （ CLKGDV + 1 ） / 2 * S如果CLKGDV是奇数或零
L = CLKX低脉冲宽度= （ CLKGDV / 2 ） * S如果CLKGDV是偶数
= （ CLKGDV + 1 ） / 2 * S如果CLKGDV是奇数或零
CLKGDV应适当地设定，以确保McBSP的比特率不超过50 MHz的限制。
50
邮政信箱1443
休斯敦，得克萨斯州77251-1443
