位置：首页 > IC型号导航 > 首字符T型号页 > 首字符T的型号第590页 > TMS320C6701GJC150 > TMS320C6701GJC150 PDF资料 > TMS320C6701GJC150 PDF资料3第34页
TMS320C6701
浮点数字信号处理器
SPRS067E - 1998年5月 - 修订2000年5月
同步BURST内存时序
时序要求的同步脉冲串的SRAM周期（全率SSCLK ）
（参见图14）
号
7
8
TSU （ EDV - SSCLKH ）
日（ SSCLKH - EDV ）
建立时间， SSCLK高前阅读EDX有效
保持时间，后SSCLK高读取EDX有效
’C6701-120
民
2.0
2.9
最大
’C6701-150
’C6701-167
民
2.0
2.1
最大
ns
ns
单位
切换同步突发SRAM周期特性
（全速率SSCLK ）
（参见图14和图15）
号
1
2
3
4
5
6
9
10
11
12
13
14
15
16
TOSU （ CEV - SSCLKH ）
TOH （ SSCLKH - CEV ）
TOSU （ BEV - SSCLKH ）
TOH （ SSCLKH - BEIV ）
TOSU （ EAV - SSCLKH ）
TOH （ SSCLKH - EAIV ）
TOSU （ ADSV - SSCLKH ）
TOH （ SSCLKH - ADSV ）
TOSU （ OEV - SSCLKH ）
TOH （ SSCLKH - OEV ）
TOSU （ EDV - SSCLKH ）
TOH （ SSCLKH - EDIV ）
TOSU （ WEV - SSCLKH ）
参数
输出设置时间， CEX前SSCLK高有效
输出保持时间， CEX后SSCLK高有效
输出建立时间，的BEx前SSCLK高有效
输出保持时间，后SSCLK高的BEx无效
输出设置时间， EAX前SSCLK高有效
输出保持时间，后SSCLK高EAX无效
输出设置时间， SSCLK高前SSADS有效
输出保持时间， SSCLK高后SSADS有效
输出设置时间， SSOE前SSCLK高有效
输出保持时间， SSOE后SSCLK高有效
输出设置时间， EDX前SSCLK高有效
输出保持时间，后SSCLK高EDX无效
输出设置时间， SSWE前SSCLK高有效
’C6701-120
民
0.5P – 1.3
0.5P – 2.9
0.5P – 1.3
0.5P – 2.9
0.5P – 1.3
0.5P – 2.9
0.5P – 1.3
0.5P – 2.9
0.5P – 1.3
0.5P – 2.9
0.5P – 1.3
0.5P – 2.9
0.5P – 1.3
最大
’C6701-150
’C6701-167
民
0.5P – 1.3
0.5P – 2.3
0.5P – 1.6
0.5P – 2.3
0.5P – 1.7
0.5P – 2.3
0.5P – 1.3
0.5P – 2.3
0.5P – 1.3
0.5P – 2.3
0.5P – 1.3
0.5P – 2.3
0.5P – 1.3
最大
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
单位
TOH （ SSCLKH - WEV ）
输出保持时间， SSWE后SSCLK高有效
0.5P – 2.9
0.5P – 2.3
ns
当使用了PLL （ CLKMODE ×4） ， p = 1 / CPU中ns的时钟频率。例如，在167 MHz的运行部件时，使用P = 6纳秒。
对于CLKMODE ×1 ， 0.5P被定义为对于所有输出的建立时间的PH （CLKIN高的脉冲持续时间） ; 0.5P被定义为CLKIN的PL （脉冲持续时间
低）的所有输出保持时间。
34
邮政信箱1443
休斯敦，得克萨斯州77251-1443
