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CYP15G0401DXB
CYV15G0401DXB
引脚说明
（续）
CYP （ V） 15G0401DXB四路的HOTLink II收发器
引脚名称
TXRST
I / O特性
LVTTL输入，
异步，
内部上拉，
通过取样
REFCLK-
[4]
信号说明
传输时钟相位复位。
低电平有效。当采样为低电平，则发送
相位对准，缓冲器被允许调整其数据传输的时序（相对于
选定的输入时钟），以允许从输入寄存器干净的数据传送到
编码器或发送移位寄存器。当TXRST采样为高，内相
相关TXCLKx和内部字符速率时钟之间的关系是
固定和设备正常运行。
当配置为发送字符流的半速率采样REFCLK
（ TXCKSEL = LOW和TXRATE =高） ， TXRST的断言仅用于清除
相位对齐缓冲区故障引起高度不对称的REFCLK周期或REFCLKs
用过量的周期到周期抖动。在这种对准期间，一个或多个
字符可以被添加到或从所有相关的发送路径的丢失
传输相对齐缓冲区进行调整。 TXRST必须由被采样为低电平
至少有两个连续的上升沿的REFCLK确保复位操作是
在所有通道上正常启动。该输入被忽略时，这两个TXCKSEL和
TXRATE是LOW时，由于相位对准缓冲器被旁路。在其他配置，
TXRST应在设备初始化断言，以确保正常运行
的相位对齐的缓冲区。 TXRST应的一个有效的存在后置
TXCLKx并允许足够的时间后的TXPLL锁定到参考时钟
（所指定的参数t
TXLOCK
).
传输时钟选择。
选择时钟源，用于将数据写入到发送
传输信道（或多个）输入寄存器。当低， REFCLK ↑
[4]
作为
输入寄存器时钟TXDx [7：0 ]和TXCTx [1：0 ]中的所有信道。当MID ，
TXCLKx ↑用作输入寄存器时钟TXDx [7：0 ]和TXCTx [1：0 ] 。当
高， TXCLKA ↑用作输入寄存器时钟TXDx [7：0 ]和TXCTx [1：0 ]的
所有通道。
发送时钟输出。
这种真实和互补输出时钟是由合成
所述发射PLL和同步于内部发送字符时钟。它有
频率相同的REFCLK （当TXRATE =低） ，或两次的频率
REFCLK （当TXRATE =高） 。该输出时钟没有直接的相位关系
到REFCLK 。
发射PLL时钟速率选择。
当TXRATE = HIGH ，发射PLL多
20层数REFCLK产生串行位速率时钟。当TXRATE = LOW时，
发送PLL倍数REFCLK 10来产生串行位速率时钟。看
表11
对于连续运行率的列表。
当REFCLK被选择的时钟接收并行接口（ RXCKSEL = LOW ）
该TXRATE输入还确定是否对RXCLKA ±并RXCLKC ±时钟
输出为全或半速率。当TXRATE =高（ REFCLK是半速率） ，则
RXCLKA ±和RXCLKC ±输出时钟也是半速率时钟，并按照
的REFCLK输入的频率和占空比。当TXRATE = LOW （ REFCLK是
全速率） ，则RXCLKA ±并RXCLKC ±输出时钟是全速率时钟，并按照
的REFCLK输入的频率和占空比。
当TXCKSEL = MID或HIGH （ TXCLKx或TXCLKA选择时钟输入
寄存器） ，配置TXRATE = HIGH （半速率REFCLK ）是一个无效的模式
操作。
TXCLKA
TxCLKB
TXCLKC
TXCLKD
LVTTL时钟输入，
国内
下拉
发射路径输入时钟。
这些时钟必须是频率一致，以
TXCLKO ± ，但也可以在相位偏移。每个输入的内部操作相
时钟（相对于REFLCK或TXCLKO ± ）调整时TXRST = LOW和锁定
当TXRST = HIGH 。
发射路径时钟和时钟控制
TXCKSEL
三电平选择
[5]
,
静态控制输入
TXCLKO-
LVTTL输出
TXRATE
LVTTL输入，
静态控制输入，
内部下拉
注意：
5.三电平选择输入用于静态配置。他们是三元（不是二进制）输入，使用LOW ， MID非标准逻辑电平，以及
HIGH 。低层次通常是由直接连接到V实施
SS
（接地） 。高层次通常是由直接连接到V实施
CC
。当
未连接或允许浮动，三电平选择输入将自偏置到中间层。
文件编号： 38-02002牧师* K
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