筵席快速以太网控制器，全双工能力
该仲裁器也负责控制nRWE0 - nRWE3线作为字节的函数被
写的。读访问总是32位宽，和仲裁者公牛相应的字节（ S）到
适当的车道作为地址的函数。
CPU的数据路径包括映射在数据寄存器位置两个单向FIFO中。这些
的FIFO可以以字节，字或双字的任意组合来访问。仲裁器将显示“未
准备每当启动一个周期不能由FIFO的当前状态来满足。
4.2.3
MMU模块
硬件内存管理单元分配内存，并发送和接收数据包队列。它
还确定发射的值和接收中断的队列的功能。页面大小
为2k ，具有128K的最大内存容量。 MIR和MCR值解释在512字节为单位。
4.2.4
BIU座
总线接口单元可以处理的同步和异步总线;不同的信号被用来
对于每一个。透明锁存器被添加使用上升NADS用于锁存地址的路径上。
当与类似的ISA异步总线工作时，读取和写入操作由控制
NRD和NWR的边缘。 ARDY用于通知系统，它应该扩展的存取周期。该
ARDY的前缘通过NRD或NWR的前缘产生而ARDY的后缘是
由内部LAN91C100FD时钟，因此，异步总线控制。
在同步的VL总线型模式， nCYCLE和LCLK是用来对读出和写入操作。
该循环的完成可以通过使用nSRDY来确定。 nSRDY由LCLK控制，
同步的到总线。
直接32位访问的数据通路是通过nDATACS输入的支持。通过断言nDATACS ，
设备的外部DMA类型将绕过BIU地址解码器，并且可以顺序地访问存储器
没有CPU干预。 nDATACS存取所用的EISA DMA突发模式下使用（ nVLBUS = 1）或
在异步周期。这些周期必须是32位周期。请参考相应的时序
图中的这些周期的详细信息。
在BIU使用以下原则实施：
4.2.5
MAC- PHY接口模块
两个单独的接口定义，一个用于10 Mbps的位速率接口和一个用于MII 100 Mbps的
和10 Mbps的半字节速率接口。在10Mbps的ENDEC接口包括用于信号
接口以太网ENDECs 。 100 Mbps的接口遵循信息产业部为100 Mbps的802.3网络
提案，它是基于传输的MAC和PHY之间的半字节。
对于MII接口，传输数据同步输出使用TX25的时钟输入端，而接收数据的时钟
使用RX25 。
在100 Mbps模式中， LAN91C100FD提供了以下接口信号的PHY ：
传输： TXEN100 TXD0-3 TX25
接收： RX_DV RX_ER RXD0-3 RX25
对于CSMA / CD状态机： CRS100 COL100
一种发送由TXEN100去激活（高电平）开始，并且具有所述第一有效前导TXD0 - TXD3
四位。 TXD0携带四位的最显著位（也就是一个会先出去了弗
牧师二零零二年十月一十四日
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SMSC DS - LAN91C100FD Rev. D的
初步
