位置：首页 > IC型号导航 > 首字符H型号页 > 首字符H的型号第1069页 > HYS72D128300GBR > HYS72D128300GBR PDF资料 > HYS72D128300GBR PDF资料1第41页
HYS72D[128/256][300/320/321/500][GBR/HR]-[5/6/7/7F]-B
录得双数据速率SDRAM模块
应用说明
6
应用说明
电源和电源管理上的DDR Registered DIMM内存模组
（根据JEDEC选票JC- 42.5编号1173 ）
184针双数据速率（ DDR ）寄存式DIMM包括两个新的功能，以方便控制的上电和
以减少在低功率模式下的功耗。一个特征是通过一个系统 - 外部控制
产生复位信号;第二个是基于模块检测器的输入时钟。这些增强功能
允许模块与SDRAM输出功率，高电流耗散高阻状态（消除风险
和/或点的I / O ） ，并导致在模块支持设备（寄存器和供电式锁相环
环）时，所述存储器处于自刷新模式。
新的RESET引脚控制功耗的模块的寄存器，并确保CKE等SDRAM
输入被保持在上电时和自刷新有效的“低”电平。当RESET是在一个较低的水平，所有的
寄存器的输出被强制为低电平，并且所有差动输入寄存器接收器被断电时，所得
在非常低的注册功耗。 RESET引脚，位于DIMM标签＃10，从系统中作为驱动
按照附带的信息的异步信号。使用该功能还允许系统和DIMM
存储器自刷新操作期间要被停止的时钟，同时确保SDRAM芯片留在自刷新
模式。
表18
RESET
H
H
H
H
L
该功能为RESET为如下：
1)
寄存器输出
CK
升起
升起
L或H
高Z
X或Hi -Z
CK
落下
落下
L或H
高Z
X或Hi -Z
数据输入（D ）
H
L
X
X
X或Hi -Z
数据输出（ Q）
H
L
Qo
非法输入条件
L
注册输入
1 ） X：不关心，高阻：高阻抗， QO ：数据锁存以前的CK risning和CK的下降
如表中。如上所述，一个低的RESET输入保证了时钟使能（CKE ）信号（ S）的
在SDRAM的管脚保持低（CKE作为“Q”信号中的一个在所述寄存器的输出）。控股CKE低
保持对SDRAM的DQ ， DQS和DM输出为高阻抗状态 - 在那里他们将继续，直到
通过有效的“读”周期启动。 CKE低也保持在SDRAM的自刷新模式时适用。
在DDR PLL器件自动检测高于20MHz的时钟活动。当为20MHz的输入时钟频率
以上检测到时，PLL开始工作，并启动时钟频率锁（最小工作
频率在所有规格的见面会是95MHz ） 。如果时钟输入频率低于20MHz的（实际
检测频率将由供应商而异）时，PLL的VCO （压控振荡器）被停止时，输出为
高Z和差分输入断电 - 导致更低的总PLL的电流消耗比
为1mA。使用这种低功率PLL功能使得使用在PLL复位（或G管脚）不必要的，并且它是并列
未激活的DIMM 。
本应用笔记介绍了与DDR注册相关的必需和可选的系统序列
DIMM “重置”功能。需要注意的是，以CKE的所有引用参考这两个CKE0和CKE1为2 - 这是很重要的
银行DIMM 。因为复位适用于所有DIMM的寄存器设备，它因此不可能唯一地控制
通过使用RESET引脚CKE到一个物理DIMM银行。
数据表
41
修订版0.5 ， 2003-12
