特定网络阳离子
可编程逻辑器件1048C / 883
功能框图
图1.可编程逻辑器件1048C / 883功能框图
I / O I / O I / O I / O
95 94 93 92
RESET
GOE0
GOE1
I / O I / O I / O I / O
91 90 89 88
I / O I / O I / O I / O
87 86 85 84
I / O I / O I / O I / O
83 82 81 80
IN IN
11 10
I / O I / O I / O I / O
79 78 77 76
I / O I / O I / O I / O
75 74 73 72
I / O I / O I / O I / O
71 70 69 68
I / O I / O I / O I / O
67 66 65 64
IN
9
IN
8
输入总线
通用
逻辑块
（ GLBs ）
F7
F6
输出布线区（ ORP ）
F5
F4
F3
F2
F1
F0
E7
E6
输入总线
输出布线区（ ORP ）
E5
E4
E3
E2
E1
E0
在7
在6
I / O 63
I / O 62
I / O 61
I / O 60
D7
I / O 0
I / O 1
I / O 2
I / O 3
A0
A1
输出布线区（ ORP ）
D6
输出布线区（ ORP ）
D5
I / O 59
I / O 58
I / O 57
D4
D3
D2
D1
D0
lnput巴士
输入总线
I / O 4
I / O 5
I / O 6
I / O 7
I / O 8
I / O 9
I / O 10
I / O 11
I / O 12
I / O 13
I / O 14
I / O 15
SDI / IN 0
MODE / IN 1
A2
A3
A4
A5
A6
A7
B0
B1
B2
B3
B4
B5
B6
B7
全球
路由
池
（ GRP ）
I / O 56
I / O 55
I / O 54
I / O 53
I / O 52
I / O 51
I / O 50
I / O 49
I / O 48
C0
C1
C2
C3
C4
C5
C6
C7
时钟
分配
网
输出布线区（ ORP ）
Megablock
输入总线
ISPEN
IN2
SDO /
IN3
输出布线区（ ORP ）
输入总线
CLK 0
CLK 1
CLK 2
IOCLK 0
IOCLK 1
I / O I / O I / O I / O
16 17 18 19
I / O I / O I / O I / O
20 21 22 23
I / O I / O I / O I / O
24 25 26 27
I / O I / O I / O I / O
28 29 30 31
在SCLK / I / O I / O I / O I / O
4 IN 5 32 33 34 35
I / O I / O I / O I / O
36 37 38 39
I / O I / O I / O I / O
40 41 42 43
I / O I / O I / O I / O
44 45 46 47
Y Y Y Y
0 1 2 3
0139F(2)-48B-isp
该设备还具有一个96 I / O单元，其每一个是
直接连接到I / O引脚。每个I / O单元可
单独地编程为一个组合的输入，
注册输入，锁存输入，输出或双向
I / O引脚具有三态控制。此外，所有输出都
可选的极性，高有效或低有效。信号
电压电平为TTL兼容的，和输出驱动器
能源4 mA或下沉8毫安。
八GLBs ， 16个I / O单元，两个专用输入和一个
氧化还原电位相连接在一起，使Megablock如
在图1所示的8 GLBs的输出是
连接到由ORP一组16个通用I / O单元。
每一个可编程逻辑器件1048C / 883器件包含六个Megablocks 。
玻璃钢具有作为它的输入，从所有的输出
GLBs和所有的来自双向I / O单元的输入端。
所有这些信号被提供给的所述输入端
GLBs 。通过GRP有所延误扳平
尽量减少时序偏差。
在系统可编程逻辑器件1048C / 883器件时钟选择
使用时钟分配网络。四个专用
时钟引脚（ Y0，Y1， Y2和Y3 ）被带入
分销网络，以及5个时钟输出（ CLK 0 ， CLK
1 ， CLK 2 ， IOCLK 0和IOCLK 1）被提供给路由
时钟的GLBs和I / O单元。时钟分配
网络也可以从一个特殊的时钟GLB驱动（D0
所述可编程逻辑器件1048C / 883设备上） 。本GLB的逻辑
允许用户从一个combi-创建一个内部时钟
国家的内部信号。
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