位置：首页 > IC型号导航 > 首字符I型号页 > 首字符I的型号第534页 > ISPGDX160VA-9B208I > ISPGDX160VA-9B208I PDF资料 > ISPGDX160VA-9B208I PDF资料1第24页
特定网络阳离子
ispGDX160V/VA
ispGDX开发系统（续）
该ispGDX设计系统编译
创建的GDF文件之后，编译器检查
语法和提供有用的提示和任何位置
语法错误。编译器执行设计规则检查，
例如，时钟和启动指定，使用输入/
输出/ BIDI使用，并正确使用属性。 I / O
连接也检查，以确保极性， MUX
选择控件，并连接正确。
编译自动完成，报告和
编程文件被保存。
第三方时序仿真
该ispGDX设计系统将生成模拟
所指定的用户的网表。仿真网表
可用的格式有： EDIF ， Verilog的（ OVI兼容） ，
VHDL （ VITAL标准） ， Viewlogic系和OrCAD的。
对于在系统编程，莱迪思的ispGDX设备
可以被编程，单独使用或在一个链具有高达100
其他的莱迪思ISP器件，使用Lattice的ISP菊花
链下载软件。这种功能强大的基于Windows的
工具可以从工具栏或通过调用启动
从内部的下拉菜单中选择下载
ispGDX设计系统。 ISP菊花链下载
7.1或以上版本支持ispGDX DE-家庭
恶习。
生成报告
当ispGDX系统编译一个设计，并生成
茨指定的网表，下面的输出文件
创建：
报告文件：
.LOG
编译器历史记录
.RPT
编译器报告
.mfr
最大频率时序报告
.tsu
建立和保持时序报告
.tco
时钟输出时序报告
.tpt
时序报告
仿真文件：
.SIM
布线后仿真LAC格式
网表：
.edo
.vlo
.IFO
.vho
.vhn
.vto
EDIF输出
Verilog的输出
OrCAD的输出
VHDL非重要与最大输出延迟
VHDL非重要与最大输出延迟
VHDL重要的输出
下载地址：
名为.jed
JEDEC器件编程文件
24
