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莱迪思半导体公司
ispClock5600系列数据手册
当ispClock5600开始从初始上电操作中，VCO开始以非常低的频率下运行
（ <100兆赫）的逐渐增加，因为它接近的锁定状态。为了避免无效的输出被
施加到系统的其余部分，则建议任SGATE ， OEX ，或OEY销被用来控制
基于所述锁销的状态的输出。中电控股的SGATE引脚为低电平，将导致
银行的输出被置为高电平或低电平（取决于反转状态），直到SGATE被拉高。 Assert-
ING OEX或OEY高将导致银行的输出被关在一个高阻抗状态，直到OEX或OEY
引脚被拉低。一个人不应该用GOE引脚来控制输出预期的锁定状态，保持
GOE高也禁止内部反馈，并防止设备不断实现锁定。
基于软件的设计环境
设计人员可以CON组fi gure使用莱迪思的PAC- Designer软件的ispClock5600 ，一个易于使用的，微软的Windows
兼容的程序。电路设计以图形方式输入，然后VERI网络版，在所有的PAC -Designer的环境
换货。使用PC并行端口I / O操作，并通过下载电缆连接到支持全设备编程
在ispClock5600的串行编程接口引脚。对CON连接gurations库包含了基本的解决方案
并且可在莱迪思网站www.latticesemi.com先进的电路技术的例子。此外
化，综合性的在线和印刷文档提供覆盖PAC -Designer操作的各个方面。
在PAC- Designer原理图窗口，如图28所示，可以访问所有的骗子网络可配置ispClock5600元素
通过其图形用户界面。所有的模拟输入和输出引脚被表示。静态或非-CON连接的可配置引脚等
为电源，地和串行数字接口为了清楚而省略。在原理图窗口中的任何元素可以是
通过鼠标操作以及菜单命令访问。完成后，CON连接gurations可以保存和
下载到设备。
图28. PAC -Designer的设计输入屏幕
在系统编程
该ispClock5600是在系统可编程（ ISP ）的设备。这是通过整合所有的E完成
2
CMOS
片CON组fi guration控制逻辑。编程是通过一个4线进行的，符合IEEE 1149.1标准的串行JTAG
接口在正常的逻辑电平。一旦一个设备被编程时，所有CON组fi guration信息被存储在芯片内，在
非挥发性é
2
CMOS存储器单元。在IEEE 1149.1串行接口的特定连接的CS和所有ispClock5600指令
系统蒸发散在本数据手册中的JTAG接口部分描述。
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