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莱迪思半导体公司
ispClock5600系列数据手册
详细的引脚说明
VCCO_ [ 0..9 ] ， GNDO_ [ 0..9 ]
- 这些引脚提供电源和地对每个输出银行。在该情况下，当
输出银行未使用的，其对应的VCCO引脚可以悬空或者最好应与
地面上。所有GNDO引脚应与接地无关的相关银行是否被使用或不使用。当
一个银行的情况下，它应该被单独旁路在0.01的范围内的电容0.1uF的尽可能接近其
VCCO和GNDO引脚是可行的。
BANK_ [ 0..9 ] A， BANK_ [ 0..9 ] B
- 这些引脚提供时钟输出信号。输出分频器（ V0 - V4 ）的选择和
输出驱动器类型（ CMOS ， LVDS ， SSTL等）可在银行，由银行的基础上选择。当输出是CON-
科幻gured
作为对单端输出，输出阻抗和转换速率可在一个输出逐个输出被选择
的基础。
VCCA ， GNDA
- 这些引脚提供模拟电源和接地的ispClock5600家庭内部的模拟电路
cuitry ，并应绕过一个0.1uF的电容尽可能靠近引脚放置。为提高噪声免疫
无穷大，因此建议将供应到VCCA销从其它电路分离磁珠。
VCCD ， GNDD
- 这些引脚提供数字电源和接地的ispClock5600家庭内部的数字电路，
并应绕过一个0.1uF的电容尽可能靠近引脚放置。提高抗噪声性能是
建议将供应至VCCD销分离磁珠。
VCCJ
- 该引脚提供电源和基准电压用于通过JTAG接口电路使用。它可以被设置为
让ispClock5600系列设备在电压为VCCD不同操作的JTAG链运作。
REFA + ， REFA- ， REFB + ， REFB-
- 这些输入引脚提供输入时钟信号，并能适应
' - '标签可以是单端或差分信号，通过使用正好在“+”的引脚，或者两者的“+”和协议。两
设置组输入，以适应不同的使用信号源和冗余的时钟源。
REFSEL
- 该输入引脚用于选择哪一个时钟输入对（ REFA +/-或REB +/- ）被选择用作REF-
erence输入。当REFSEL = 0， REFA +/-被使用，并且当REFSEL = 1， REFB +/-使用。
REFVTT
- 此引脚用于提供终止电压为参考输入的时候都CON连接gured的
SSTL或HSTL逻辑，并且应该被连接到一个合适的电压供给于这些情况。
FBKA + ， FBKA- ， FBKB + ， FBKB-
- 这些输入引脚提供输入，输出时钟信号的反馈感，
和可容纳单端或差分信号通过使用刚刚的“+”引脚，或两种协议
的“+”和“ - ”的引脚。提供两组输入，以适应使用替代的反馈信号源。
FBKSEL
- 该输入引脚用于选择哪一个时钟输入对（ FBKA +/-或FBK +/- ）被选择用作
反馈输入。当FBKSEL = 0， FBKA +/-被使用，并且当FBKSEL = 1， FBKB +/-使用。
FBKVTT
- 该引脚用于提供终端电压反馈输入，当它们CON组fi gured为
SSTL或HSTL逻辑，并且应该被连接到一个合适的电压供给于这些情况。
TDO ， TDI ， TCK ， TMS
- 这些引脚包括ispClock5600器件的JTAG接口。对这些信号电平
引脚由VCCJ电压的选择来决定。
LOCK
- 此输出引脚指示器件的PLL处于锁定状态就变为低电平时。
SGATE
- 该输入引脚提供一个同步选通函数的输出，其可以在一个银行 - 启用
由银行依据。当同步门控功能被启用为给定的银行，该银行的输出将输出
时钟信号时SGATE管脚为高，并且将驱动一个恒定高电平或低电平时， SGATE销为低。
同步门控确保当SGATE的状态改变时，没有局部的时钟脉冲将出现在
输出。
OEX ， OEY
- 这些引脚用于使能输出端或把它们放进一个高阻抗状态。每路输出
可以被设置，使得它始终开启，始终关闭，由OEX启用或OEY启用。
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