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莱迪思半导体公司
ispClock5600系列数据手册
在其中一个输出组是未使用的情况下，相关联的VCCO引脚可以是左
浮动
或连接到接地
降低静态功耗。我们建议，但是，所有未使用的VCCO引脚与地
在可能的情况。所有GND0引脚必须连接到地，不管相关银行是否被使用。
图19. ispClock5600输出驱动器和偏移控制
OE
控制
单端
'A'输出驱动器
SKEW
调整
从V -分频器
BANKxA
OE
控制
迪FF erential
（ PECL / LVDS ）
司机
OE
控制
SKEW
调整
BANKxB
单端
'B'输出驱动器
每ispClock5600的输出驱动银行可以CON组fi gured支持以下逻辑输出：
LVTTL
LVCMOS （ 1.8V ， 2.5V ， 3.3V ）
SSTL2
SSTL3
HSTL
LVDS
差分LVPECL （ 3.3V ）
提供LVTTL ， LVCMOS ， SSTL2 ， SSTL3和HSTL输出，在每家银行的CMOS输出驱动器
启用。这些电路提供逻辑输出从地摆动它的VCCO电源轨。的选择
要被提供的VCCO到一个给定的存储区由逻辑的标准向其中该银行是CON组fi gured确定。因为
每对输出都有自己的VCCO电源引脚，每个银行都可以独立CON组fi gured支持differ-
耳鼻喉科的逻辑标准。需要注意的是与银行相关联的两个输出必然是CON组fi gured到同一
逻辑标准。每个在每个存储体的两个输出中的源阻抗可以独立地设定在一个
40Ω的范围为70Ω在5Ω步骤。还提供了一种情况下的低源三 - 甲低阻抗选项（ ≈20Ω ）
mination期望在给定的输出。
输出压摆率控制，还提供了LVTTL ， LVCMOS ， SSTL2 ， SSTL3和HSTL输出模式。四
提供输出压摆率设置为特定网络版在“输出上升时间”和“输出下降时间”表，在这
数据表。
提供LVDS和LVPECL差分输出，独立的内部驱动器是用来提供正确的
从3.3V VCCO操作时， LVDS或LVPECL逻辑电平。由于LVDS和LVPECL差分
在远端的信号线 - 传输线路正常终止之间的“+”和单一的100Ω的电阻''
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