一到五LVPECL / LVCMOS输出时钟和
数据驱动器
引脚说明
针
TSSOP
1, 5
QFN
2, 18
名字
GND
功能
地面上。提供一个低阻抗连接到地平面。
同步输出使能。 CLK_EN连接到V
CC
或者浮启用
差分输出。 CLK_EN连接至GND禁用差分输出。当
残疾人， Q_置为低电平，
Q_
断言高， SEOUT置为低电平。一个51kΩ的上拉电阻
V
CC
允许CLK_EN被悬空。
无连接。没有内部连接。
LVCMOS / LVTTL时钟输出。 SEOUT再现CLK时SEOUT_Z = GND 。 SEOUT
变为高阻态时SEOUT_Z = V
CC
。 SEOUT的最大输出频率为
125MHz.
单端时钟输出使能/禁用。 SEOUT_Z连接至GND ，使单
端时钟输出。连接SEOUT_Z到V
CC
禁用单端时钟输出。一
51kΩ下拉电阻到GND允许SEOUT_Z被悬空。
同相差分LVPECL输入。内部51kΩ下拉电阻到GND强制
输出（ Q_ ，
Q_)
对差分低和逻辑低（ SEOUT ）当CLK和
CLK
保持打开或
在GND和输出被使能。
反相差分LVPECL输入。内部51kΩ下拉电阻到GND强制
输出（ Q_ ，
Q_)
对差分低和逻辑低（ SEOUT ）当CLK和
CLK
保持打开或
在GND和输出被使能。
正电源电压。绕道V
CC
到GND三0.01μF和一个0.1μF的陶瓷
电容器。把0.01μF电容尽量靠近每个V
CC
输入按V可能（ 1
CC
输入）。将所有V
CC
输入在一起，旁路至GND 0.1μF的陶瓷电容。
反相差分LVPECL输出。终止
Q3
到（Ⅴ
CC
- 2V ）用50Ω± 1 ％的电阻。
同相差分LVPECL输出。终止Q3到（V
CC
- 2V ）用50Ω± 1 ％的电阻。
反相差分LVPECL输出。终止
Q2
到（Ⅴ
CC
- 2V ）用50Ω± 1 ％的电阻。
同相差分LVPECL输出。终止Q2为（V
CC
- 2V ）用50Ω± 1 ％的电阻。
反相差分LVPECL输出。终止
Q1
到（Ⅴ
CC
- 2V ）用50Ω± 1 ％的电阻。
同相差分LVPECL输出。终止Q1到（V
CC
- 2V ）用50Ω± 1 ％的电阻。
反相差分LVPECL输出。终止
Q0
到（Ⅴ
CC
- 2V ）用50Ω± 1 ％的电阻。
同相差分LVPECL输出。终止Q0至（Ⅴ
CC
- 2V ）用50Ω± 1 ％的电阻。
MAX9324
2
19
CLK_EN
3, 6
4
3, 20
1
北卡罗来纳州
SEOUT
7
4
SEOUT_Z
8
5
CLK
9
6
CLK
10, 13, 18
11
12
14
15
16
17
19
20
7, 10, 15
8
9
11
12
13
14
16
17
V
CC
Q3
Q3
Q2
Q2
Q1
Q1
Q0
Q0
_______________________________________________________________________________________
5
