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电气规格
5.9
EMIFF /移动DDR SDRAM时序
表5-15和表5-16假设检验在推荐工作条件下（见图5-31
通过图5-33 ） 。
表5-15 。 EMIFF /移动DDR SDRAM的时序要求
DV
DD4
= 1.8 V
公称
民
最大
ns
NO
建立时间， SDRAM.D [ 15 ： 0 ]输入数据有效到
SDRAM.DQSL / H输入高电平或低电平
保持时间， SDRAM.DQSL / H输入高或低
SDRAM.D [15：0 ]之前输入的数据有效
SDRAM.D [15：0 ]过期
单位
DD17
t
SU（ DV - DQSL / H ）
DLL阶段
= 72°
DLL阶段
= 72°
0.76 0.2P
DD18
t
小时（ DQSL / H- DV）的
0.2P + 0.8
ns
P = SDRAM.CLK期纳秒。
DLL的相位值在EMIFF DLL中定义的读取控制寄存器（ DLL_PHASE位）。延迟时间假设WRITE_OFFSET位值= 0
（在DLL_URD_CONTROL和DLL_LRD_CONTROL寄存器） 。
表5-16 。 EMIFF /移动DDR SDRAM的开关特性
NO
DD1
DD2
DD3
DD4
DD5
DD5A
DD6
DD6A
DD7
DD8
DD9
DD10
DD11
DD12
DD13
DD14
参数
t
C（ CLK ）
t
W（ CLK）
t
俄勒冈州立大学（ CLKH - CSL ）
t
哦（ CLKH - CSH ）
t
俄勒冈州立大学（ CLKH - RASL ）
t
俄勒冈州立大学（ CLKH - CASL ）
t
哦（ CLKH - RASH ）
t
哦（ CLKH - CASH）
t
俄勒冈州立大学（ CLKH - BAV ）
t
哦（ CLKH - BAIV ）
t
俄勒冈州立大学（ CLKH -AV ）
t
哦（ CLKH - AIV ）
t
俄勒冈州立大学（ CLKH - WEL ）
t
哦（ CLKH - WEH ）
t
OSU （ DV- DQSL / H）的
t
哦（ DQSL / H- DV ）
周期时间， SDRAM.CLK / SDRAM.DDR -CLK
脉冲持续时间， SDRAM.CLK / SDRAM.DDR -CLK
输出设置时间， SDRAM.CLK高到低SDRAM.CS
输出保持时间， SDRAM.CLK高SDRAM.CS高
输出设置时间， SDRAM.CLK高到低SDRAM.RAS
输出设置时间， SDRAM.CLK高到低SDRAM.CAS
输出保持时间， SDRAM.CLK高SDRAM.RAS高
输出保持时间， SDRAM.CLK高SDRAM.CAS高
输出设置时间， SDRAM.CLK高SDRAM.BA [ 1 ： 0 ]银行
选择有效的
输出保持时间， SDRAM.CLK高SDRAM.BA [ 1 ： 0 ]银行
选择无效
输出设置时间， SDRAM.CLK高SDRAM.A [ 13 ： 0 ]地址
有效
输出保持时间， SDRAM.CLK高SDRAM.A [ 13 ： 0 ]地址
无效
输出设置时间， SDRAM.CLK高到低SDRAM.WE
输出保持时间， SDRAM.CLK高SDRAM.WE高
输出设置时间， SDRAM.DQSL / H
（ DQML / U ），高/低SDRAM.D [ 15 ： 0 ]有效
输出保持时间， SDRAM.DQSL / H高或
低（ DQML / U）到SDRAM.D [15 ：0]的
DLL期= 72 °
DLL期= 72 °
DV
DD4
= 1.8 V
公称
民
P
0.45P
0.5P 3.21
0.5P 3.21
0.5P 3.21
0.5P 3.21
0.5P 3.21
0.5P 3.21
0.5P 3.21
0.5P 3.21
0.5P 3.71
0.5P 3.71
0.5P 3.21
0.5P 3.21
0.3P 2.12
0.7P 6.28
0.55P
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
用纳秒P = SDRAM.CLK期
最大EMIFF / SDRAM时钟速率被限制在最大流量控制器的时钟速率为OMAP5912的。
2003年12月 - 修订2005年3月
SPRS231D
219
