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初步的技术数据
存储器读并行端口
使用这些规范的异步接口连接到memo-
里斯（和内存映射外设）的时候
ADSP- 6分之21365正在访问外部存储器空间。
表20. 8位存储器读周期
参数
时序要求
地址/数据7-0设置RD前高
t
DRS
t
DRH
地址/数据7-0保持RD高后
t
DAD
地址15-8到数据有效
民
3.3
0
最大
ADSP-21365/6
单位
ns
ns
ns
D +吨
PCLK
– 5
开关特性
t
ALEW
ALE脉冲宽度
2 × t
PCLK
– 2.0
1
t
ADAS
地址/数据15-0设置ALE拉高之前
t
PCLK
– 2.5
t
RRH
之间的RD延迟上升沿到下一个下降沿。
H +吨
PCLK
– 1
t
ALERW
ALE拉高到阅读断言
2 × t
PCLK
– 2
阅读拉高到ALE断言
F + H + 0.5
t
RWALE
1
t
亚大
地址/数据15-0保持ALE拉高后
t
PCLK
– 0.8
1
t
ALEHZ
ALE拉高，以在高Z地址/ DATA7-0
t
PCLK
– 0.8
t
RW
RD脉冲宽度
D–2
t
RDDRV
RD地址驱动器读取后高
F + H +吨
PCLK
– 1
t
ADRH
地址/数据15-8保持RD高后
H
D = （数据周期的持续时间=由PPDUR位（ 5-1 ）在PPCTL寄存器设置值） ×吨
PCLK
H =吨
PCLK
（如果指定的保持周期，否则H = 0 ）
F = 7×吨
PCLK
（如果FLASH_MODE设置别的F = 0）
t
PCLK
= （外设）时钟周期= 2 ×吨
CCLK
1
ns
ns
ns
ns
ns
t
PCLK
ns
ns
ns
ns
复位时， ALE为高电平有效循环。但是，它可以通过软件被配置为低电平有效。
t
RWALE
t
ALERW
ALE
t
ALEW
t
RRH
RD
t
RW
t
RDDRV
WR
t
ADAS
AD15-8
t
亚大
有效的地址
t
ADRH
有效的地址
有效
地址
有效的地址
t
DAD
有效的地址
有效
数据
t
DRS
t
DRH
有效
地址
AD7-0
有效
数据
t
ALEHZ
图17.读周期为8位内存时序
牧师PRA |
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2004年9月
