ZL50030
引脚说明（续）
PBGA
球号码
R 5 ，P5， T4 ，T3
T 2 ， T 1 ，R 4 ，R 3，
R 2， R 1， P4 ，P3
P2, P1
M 2， M 1 ，L 3 ，L 1，
L2， K2，K3， K1，
J1， H1 ，J2，J3 ，
G 1 ，G 3， G 2， H 2
H3
名字
A0 - A13
描述
数据表
地址0 - 13 （ 5 V容限输入） 。
这些是地址线的
内部存储器和寄存器。
D0 - D15
数据总线0 - 15 （ 5 V容限I / O的） 。
这些销形成的16位数据总线
该微创。
DTA
数据传输确认（可承受5V电压输出） 。
此低电平有效输出
表示一个数据总线传输完成。一个上拉电阻器是必需的
保持高水平。
PCI输出使能（ 3.3 V容限输入） 。
这个低电平有效输入是
在热插拔31针 - 用于三态BSTio0控制信号。
在正常运行期间该信号应该是低的。
内部连接。
这些引脚
必须
被连接到地为正常
操作。
内部连接。
这些引脚
必须
悬空的正常运行。
B11
PCI_OE
P7 ，R13， T9 ，T12，
T13
P8, P9, P11, P12,
R8, R9, R10, R11,
R12 ， T10
C4, C5, C6, C7,
C8, C9, C10, C11,
C12，C13 ，D14，
E14 ， E15 ， F14 ，
F15 ， G14 ， G15 ，
H14 ， H15 ， J14 ，
J15 ， K14 ， L14 ，
M6, M7, M8, M9,
M11 ，M14 ，N3
T7
ICのGND
IC_OPEN
NC
无连接。
这些引脚
必须
悬空正常
操作。
TDI
测试串行数据输入（ 3.3 V输入，带内部上拉） 。
JTAG串行测试
指令和数据都在这个引脚移入。该引脚拉高的
内部上拉的时候不被驱动。
测试串行数据输出（ 3.3 V容限三态输出） 。
JTAG串行数据是
在输出该引脚在TCK的下降沿。该引脚在高举行
阻抗状态时， JTAG未启用。
测试时钟（可承受5V电压输入） 。
提供时钟的JTAG测试逻辑。
该引脚应为低时， JTAG未启用。
测试复位（ 3.3 V输入，带内部上拉） 。
异步初始化
JTAG TAP控制器通过将其在测试逻辑复位状态。该引脚
应该被拉低，以确保ZL50030处于正常功能
模式。
测试模式选择（可承受5V电压输入，使能内部上拉）
JTAG信号控制所述TAP控制器的状态转换。该引脚
被拉高由一个内部上拉电阻，当它不被驱动。
R6
TDO
T6
R7
TCK
TRST
T5
TMS
8
卓联半导体公司
