位置：首页 > IC型号导航 > 首字符L型号页 > 首字符L的型号第599页 > LM4040AI-4.1 > LM4040AI-4.1 PDF资料 > LM4040AI-4.1 PDF资料2第35页
应用提示
（续）
MUXOUT2绑A / DIN2的内部多路复用开关
电阻通常为1.6 kΩ的。在A / DIN1和A / DIN2多路复用器
上电阻通常是750Ω 。
6.0输入源电阻
对于低阻抗电压源（
＆ LT ;
600Ω ），输入
充电电流会衰减，在S年底前/ H的AC-
与F 2微秒的quisition时间（ 10 CCLK周期
C
= 5兆赫） ，以
一个值，该值将不会引入任何转换错误。对于高
源阻抗的S / H的采集时间可以IN-
有折痕，以18或34 CCLK周期。对于不太ADC分辨率
和/或更慢的CCLK频率的S / H的采集时间
可以减小到6的CCLK周期。以确定
时钟周期的数目（N
c
）所需的采集时间
与各项决议的特定信号源阻抗
下列公式可用于：
12位+符号
N
C
= [R
S
+ 2.3] x
f
C
x 0.824
8位+符号
N
C
= [R
S
+ 2.3] x
f
C
x 0.57
其中f
C
是频率以MHz为单位的转换时钟（ CCLK ）
和R
S
在千欧的外部信号源阻抗。作为一个EX-
充足， 12位+符号的分辨率运行， 5兆赫
时钟频率和34个转换最大习得时间
锡永时钟周期ADC的模拟输入可以处理
源阻抗高达6千欧。采集时间
也可以扩展，以补偿所述沉降或响应
连接MUXOUT之间的外部电路的时间
和A / DIN引脚。
采集时间t
A
由SCLK的下降沿开始
并通过CCLK的上升沿结束（见时序图） 。
如果SCLK和CCLK是异步的一个额外的CCLK时钟
周期可被插入到已编程的采集时间
进行同步。因此与asnychronous SCLK和
个CCLK采集时间将从转换改变
转换。
7.0输入旁路电容
外部电容（ 0.01 μF - 0.1 μF ）可以连接BE-
补间的模拟输入引脚， CH0- CH7和模拟地
滤除任何噪声引起的相关联的感应信号
长输入线。这些电容不会降低CON组
版本准确性。
8.0 NOISE
引线的每一个模拟多路转换器的输入引脚应
保持尽可能的短。这将最大限度地减少输入噪声
及时钟频率耦合，可能会导致转换ER-
RORS 。输入滤波可以用来减少的效果
噪声源。
9.0供电器
在V噪声尖峰
A+
和V
D+
电源线可能会导致
转换错误;比较器将响应中的噪声。
该ADC是任何电源尖峰特别敏感
所发生的自动调零或线性校正期间。该
最小的电源旁路电容推荐
是10 μF或更大的低电感钽电容
并联0.1 μF独石陶瓷电容器。更多的还是
根据不同的旁路可能是必要的
整个系统的要求。独立的旁路电容
应该用于在V
A+
和V
D+
用品和放置，
尽可能到这些引脚。
10.0接地
该ADC12030 / 2 /4/8的性能最大化
通过适当的接地技术。这些包括使用
单独的模拟地和数字地平面。数码
地平面下放置用于处理所有组件
数字信号，而模拟地平面被置于下
即处理模拟信号的所有组件。数字和
模拟地平面仅在一个连接在一起
点，无论是电源地，或在该引脚
ADC。这大大减少了接地环路的发生
和噪声。
所示
图18
对于理想的接地平面布局
随着旁路电容的理想位置ADC12038
器。中示出的电路板布局
图18
采用三
旁路电容： 0.01 F （C1）和0.1 F （C2）的表面
贴装电容和10 μF （ C3）的钽电容。
35
www.national.com
