AT8xC5112
图2中。
准双向输出
2个CPU
时钟延迟
P
强
P
很
弱
P
弱
针
端口锁存器
数据
N
输入
数据
开漏输出
CON组fi guration
漏极开路输出CON组fi guration关闭所有上拉，仅驱动下拉
当锁存器为逻辑0端口驱动器的晶体管要被用作逻辑
输出时，这种配置方式必须有外部上拉，一般通过电阻
TOR连接到V
DD
。对于这种模式下，下拉是一样的准双向
模式。开漏输出端口配置如图3所示。
网络连接gure 3 。
漏极开路输出
针
端口锁存器
数据
N
输入
数据
推挽输出
CON组fi guration
推挽输出配置的相同的下拉结构和开
漏和准双向输出模式，而是提供持续的强上拉
起来的时候锁存器为逻辑1 ，可以使用推挽模式下更
电流源需要从一个端口输出。推挽端口结构示于
图4中。
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4191B–8051–04/03
