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最大总IOL所有：输出Pins71毫安
如果IOL超过了测试条件， VOL可能超过相关指标。不保证引脚吸收电流大于列出的测试
条件。
2.容性负载上的端口0和2可能会导致上述0.4 V的ALE和港口的低层次输出寄生噪声脉冲
1 ， 2 ，和3。噪声是由于外部总线电容放电到P0口和P2口当这些引脚改变
由高向低。在应用中，电容性负载超过100 pF的，这些信号的噪声脉冲可以超过
0.8 V可能需要来限定的ALE或其它信号与施密特触发器或CMOS电平的输入逻辑。
3.容性负载端口0和2的原因在V
OH
在ALE和PSEN ＃砸在下面说明当地址
行稳定。
4.典型值是使用V获得
DD
= 3 V和T
A
= 25°C 。他们没有经过测试并没有对这些值保证。
5. SCL和SDA的输入阈值电压满足TWI规范，所以在输入电压低于0.3 V ·
DD
将recog-
认列之为逻辑0 ，而输入电压高于0.7 ·V
DD
将被识别为逻辑1 。
图29 。
I
DD
/I
DL
与X
TAL
频率; V
DD
= 2.7 3.6 V
15
国际/ IDL （MA ）
10
5
0
2
4
6
8
10
12
14
16
最大主动模式（毫安）
典型活动模式（毫安）
最大空闲模式（毫安）
典型空闲模式（毫安）
在XTAL （1）（ MHz）的频率
注意：
1.时钟分频器未使用：F
OSC
= F
XTAL
.
I
DD,
I
DL
我
PD
测试条件
图30 。
I
DD
测试条件，主动模式
VDD
RST
VDD
VDD
国际直拨电话
TSC80251G2D
P0
（ NC ）
时钟信号
XTAL2
XTAL1
VSS
所有其它引脚悬空
EA ＃
VDD
66
AT/TSC8x251G2D
4135D–8051–08/05
