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AT52BR1664A(T)
写周期1 （ SWE控制）
(1),(4),(8)
t
WC
地址
t
CW
t
WR
(2)
SCS1
SCS2
t
AW
t
BW
SUB ， SLB
t
WP
SWE
t
AS
t
DW
数据有效
t
WHZ
(3)(7)
t
DH
DATA IN
高-Z
t
AS
t
OW
(5)
(5)
数据输出
写周期2 （ SCS1 ， SCS2控制）
(1),(4),(8)
t
WC
地址
t
AS
t
CW
t
WR
(2)
SCS1
t
AW
SCS2
t
BW
SUB ， SLB
t
WP
SWE
t
DW
t
DH
高-Z
DATA IN
数据有效
高-Z
数据输出
注意事项：
低SWE ，低SCS1 ，高SCS2和低SUB和/或负载均衡的重叠期间发生1.写。
2. t
WR
从SCS1 ， SLB ，SUB或SWE的早期测定变高或SCS2变低到写周期的结束。
3.在此期间， I / O引脚处于输出状态，以使相位相反的输出的输入信号必须不
应用。
4.如果SCS1 ， SLB和SUB低过渡和SCS2高的转变同时发生的SWE低转换或之后
在SWE过渡，输出保持在高阻抗状态。
5.问（数据输出）是相同的相位与该写周期中的写数据。
6.问（数据输出）的下一个地址的读数据。
7.转变是从稳态测量± 200 mV的。这个参数进行采样，而不是100 ％测试。
8. SCS1高为待机，低主动SCS2在低待机，高活跃。在高为备用SUB和SLB ，
低活跃。
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3361C–STKD–1/04
