表6 。
I / O缓冲器直流特性
符号
C
IN
C
OUT
C
I / O
参数
电容，输入缓冲器（模具）
电容，输出缓冲器（模具）
电容，双向
测试条件
3.3V
3.3V
3.3V
典型
2.4
5.6
6.6
单位
pF
pF
pF
可测性
技术
对于涉及的存储器和/或核心区块复杂的设计，必须小心注意给予
设计可测试技术。复杂设计的庞大规模需要使用更高效
cient可测试性技术。扫描路径的组合，多重存取内存
和/或芯块，并内置自测试逻辑（除了功能测试模式）必须
用于提供用户和爱特梅尔与测试成品的能力。
的一个高度复杂的设计，例如，可以包括一个锁相环时钟管理或合成
一个微处理器或DSP引擎或这两者的SRAM支持的微处理器或DSP引擎
和胶合逻辑以支持每个块的互连。的每一个的设计
这些块必须考虑到一个事实，即所制造的设备将被测试的
高性能的数字测试仪。的参数，功能和结构的测试组合，
数字测试定义，应该被用来建立一套制造测试。
块的类型决定了要采用的可测试性技术的类型。该PLL会，由
建设，提供访问关键节点，这样的功能和/或参数测试即可
进行。由于数字测试仪必须是ASIC ，亲的测试过程中控制所有的时钟
设想必须做出对所述VCO被绕过。 Atmel的锁相环包括复
能力这个目的。加入几销将使PLL的其它部分
被隔离的测试后，没有正常的功能撞击。
与此类似，获得的微处理器，DSP和SRAM模块必须使得被提供
可控性的输入和输出的块和可观测性与所获得的
预处理的最低金额。 ARM和MIPS微处理器， AVR微
LER和OakDSPCore / TeakDSPCore / PalmDSPCore数字信号处理器都支持
扫描测试。 SRAM模块需要提供访问地址和数据端口，使
全面的内存测试可以执行。复用I / O引脚是provid-的方法
荷兰国际集团这一辅助功能。
胶合逻辑可以使用完整的扫描技术来增强其可测试性设计。
但是应当指出，在几乎所有这些情况下，可测试性技术的目的是
以保证所有的嵌入式电路块的功能。所有的上述技术
应考虑补充到一组模式是行使的功能
设计在其预期的工作模式。
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ATL25系列ASIC
1414C–ASIC-08/02
