位置：首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第1141页 > ADN2819ACPZ-CML-RL1 > ADN2819ACPZ-CML-RL1 PDF资料 > ADN2819ACPZ-CML-RL1 PDF资料2第16页
ADN2819
ADN2819
针
+
QUANTIZER
0
NIN
CDR
50
VREF
50
1
从
QUANTIZER
产量
1
50
50
重定时
数据
CLK
0
VCC
02999-B-021
TDINP / N
LOOPEN BYPASS DATAOUTP / N
CLKOUTP / N静噪
图21.测试模式
静噪模式
当静噪输入被驱动为TTL高电平状态时，时钟
和数据输出被设定到零状态来抑制向下
流处理。如果需要，该引脚可直接驱动
在LOS （信号丢失），检测器输出（ SDOUT ） 。如果
静噪功能不是必需的，该引脚应连接至VEE。
测试模式：旁路和回送
当旁路输入被驱动为TTL高电平状态时，
量化器的输出被直接连接到所述缓冲器驱动
数据输出引脚，从而绕过时钟恢复电路（见
图21）。此功能可以帮助系统交易
非标准比特率。
环回模式可通过驱动LOOPEN调用
管脚为TTL高的状态，这有利于系统诊断
测试。此连接测试输入（ TDINP / N）的时钟
和数据恢复电路（按照图21）。测试输入有
内部50 Ω端接，并且可以悬空时不
使用。 TDINP / N为CML输入和只能被直流耦合
当被驱动CML输出。该TDINP / N输入必须
交流耦合，如果驱动以外的任何CML输出等。
绕道和环回模式是互相排斥的：只有一个
这些模式可以用于在任何给定的时间。该ADN2819放
进入不确定状态，如果这两个旁路和LOOPEN
引脚设置为逻辑1 ，在同一时间。
版本B |第16页24
