CY7C133
CY7C143
2K ×16双口静态RAM
特点
真正的双端口存储器单元允许
同时读取相同的内存位置
2K ×16组织
0.65微米CMOS工艺，以获得最佳速度/功耗
高速访问： 25/35/55 NS
较低的工作功耗：我
CC
= 150 mA（典型值）
完全异步操作
主CY7C133扩展数据总线宽度为32位或
更多的使用从CY7C143
对CY7C133 BUSY输出标志;在繁忙的输入标志
CY7C143
可提供68引脚PLCC
功能说明
该CY7C133和CY7C143是高速CMOS 2K 16
双口静态RAM 。提供两个端口允许
无关的访问的任何位置在存储器中。该CY7C133
可以用作任一个独立的16位双端口静态
RAM或作为主双端口RAM中结合
CY7C143从需要32位双端口器件或系统
更大字宽。这是一个需要解决的应用
共享或缓冲的数据，如高速缓冲存储器的DSP ，
位片，或者多处理器设计。
每个端口都有独立的控制引脚;片选（ CE ） ，
写使能（ R / W
UB
中，R / W的
LB
）和输出使能（ OE ） 。
该端口正在试图访问相同的BUSY信号
位置当前正由其他端口进行访问。一
自动断电功能独立于控制
每个端口的片选（ CE）引脚。
该CY7C133和CY7C143是68引脚PLCC可用。
逻辑框图
CE
L
读/写
LUB
CE
R
读/写
RUB
读/写
LLB
OE
L
读/写
RLB
OE
R
I / O
8L
- I / O
15L
I / O
0L
- I / O
7L
忙
L[1]
A
10L
A
0L
地址
解码器
I / O
控制
I / O
控制
I / O
8R
- I / O
15R
I / O
0R
- I / O
7R
忙
R
[ ]
1
内存
ARRAY
地址
解码器
A
10R
A
0R
CE
L
OE
L
读/写
LUB
读/写
LLB
ARBITRA
化
逻辑
（ CY7C133 ONLY）
CE
R
OE
R
读/写
RUB
读/写
RLB
注意：
1. CY7C133 （硕士） ： BUSY为开漏输出，需要上拉电阻。 CY7C143 （从） ： BUSY输入。
赛普拉斯半导体公司
文件编号： 38-06036牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月22日
