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的Stratix II体系结构
该M4K RAM块允许在其输入端和不同的时钟
输出。无论是两个时钟喂养块可钟M4K RAM的
块寄存器（ renwe ，地址，字节使能， DATAIN和输出寄存器） 。
仅输出寄存器可以被旁路。六
labclk
信号或地方
互连可以驱动控制信号的A和B端口
M4K RAM块。的ALM还可以控制
clock_a ， clock_b ，
renwe_a ， renwe_b ， clr_a ， clr_b ， clocken_a ，
和
clocken_b
信号，如图
图2-21 。
来自相邻LAB的R4 ，C4和直接链路互连驱动
M4K RAM块局部互连。该M4K RAM块可以
通过这些行的LAB上的左侧或右侧进行通信
或与任一合适的LAB列资源或向左与列
资源。截至16直接连接输入连接到M4K RAM块
是可能从左边相邻LAB和另一个16个可能的
右邻LAB 。 M4K RAM块的输出还可以连接到左，
通过直接连接的互连权实验室。
图2-22
显示M4K
RAM块逻辑阵列接口。
图2-21 。 M4K RAM块控制信号
专用
LAB行
钟
当地
互联
当地
互联
当地
互联
当地
互联
当地
互联
当地
互联
当地
互联
当地
互联
6
clock_b
clocken_b
renwe_a
renwe_b
aclr_a
aclr_b
clock_a
clocken_a
Altera公司。
2007年5月
2–33
的Stratix II器件手册，卷1
