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的Stratix II体系结构
M512的RAM ， M4K RAM和DSP块的数目由器件而异
随着行数和列数和M- RAM块。
表2-1
名单
在Stratix II器件的可用资源。
表2-1 。的Stratix II器件资源
设备
EP2S15
EP2S30
EP2S60
EP2S90
EP2S130
EP2S180
M512 RAM
列/块
4 / 104
6 / 202
7 / 329
8 / 488
9 / 699
11 / 930
M4K RAM
列/块
3 / 78
4 / 144
5 / 255
6 / 408
7 / 609
8 / 768
M- RAM
块
0
1
2
4
6
9
DSP模块
列/块
2 / 12
2 / 16
3 / 36
3 / 48
3 / 63
4 / 96
LAB
柱
30
49
62
71
81
100
LAB行
26
36
51
68
87
96
逻辑阵列
块
每个LAB包含八个施舍进位链，共享算术链，
LAB控制信号，局部互联，并注册链连接
线。在相同的ALM之间的局部互连传送信号
LAB 。寄存器链连接的ALM寄存器的输出传送到
相邻的ALM寄存器中的LAB 。在Quartus
II编译器的地方
在实验室或相邻的LAB相关逻辑，允许使用的地方，
共享算术链和寄存器链连接性能
和面积效率。
图2-2
所示为Stratix II LAB结构。
Altera公司。
2007年5月
2–3
的Stratix II器件手册，卷1
