AD7865
引脚功能描述
针
1
2
3
助记符
忙
FRSTDATA
CONVST
描述
忙碌的输出。忙输出触发高由上升沿
CONVST
和遗迹
高电平，直到转换完成所有选定的通道。
第一个数据输出。 FRSTDATA是一个逻辑输出，高时，表示该输出
数据寄存器指针寻址寄存器1 ，请参阅访问输出数据寄存器。
转换启动输入。逻辑输入。在此输入由低到高的转变将所有采样/保持
入其保持模式，并启动所选择的信道转换。的，此外，该状态
通道序列选择还锁存的上升沿
CONVST 。
片选输入。低电平有效逻辑输入。该器件被选中时，该输入有效。
读取输入。这是用于与低电平有效逻辑输入
CS
低，以使
数据输出。保证
WR
销是在逻辑高时执行一个读出操作。
写输入。在上升沿
WR
输入，带
CS
低，
RD
高，锁存逻辑状态
在DB0到DB3进入通道选择寄存器。
转换时钟输入/硬件通道选择。这个引脚的功能取决于
H / S
SEL输入。当
H / S
SEL输入是信道的高（选择软件控制
选择顺序） ，该引脚假定其CLK IN功能。 CLK IN是外部施加的
时钟（也就是当INT / EXT CLK为高电平只需要）这允许用户控制
转化率的AD7865的。每个转换需要16个时钟周期，以便使转换
锡安完成。时钟应具有占空比不大于四十分之六十〇更大。看
使用外部时钟。
当
H / S
SEL输入通道的转换低（选择硬件控制SE-
组成的序列） ，该引脚假定其硬件频道选择功能。该SL1输入确定
无论通道1被包括在信道转换序列。选择被锁存
上的上升沿
CONVST 。
请参阅选择转换序列。
内部/外部时钟/硬件通道选择。这个引脚的功能取决于
H / S
SEL输入。当
H / S
SEL输入是信道的高（选择软件控制
选择顺序） ，该引脚假定其
INT / EXT
CLK功能。当
INT / EXT
CLK处于
逻辑0时， AD7865使用其内部产生主时钟。当
INT / EXT
CLK处于
逻辑1 ，主时钟由外部产生的设备和应用，以CLK IN 。
当
H / S
SEL输入为低电平（选择信道转换序列的硬件控制）
这个引脚假定其硬件频道选择功能。在SL2输入决定是否
信道2被包含在信道转换序列。选择被锁定在
上升沿
CONVST 。
当
H / S
为逻辑1这些引脚的任何功能，并且可以连
为逻辑1或逻辑0。请参阅选择转换序列。
硬件通道选择。当
H / S
SEL输入为逻辑0时， SL3输入确定
无论通道3被包括在信道转换序列而SL4确定
无论通道4包含在信道转换序列。当该引脚为逻辑
如图1所示，信道被包含在转换序列。当该引脚为逻辑0时，信道
被排除在转换序列。选择被锁存的上升沿
CONVST 。
请参阅选择转换序列。
硬件/软件选择输入。当该引脚为逻辑0时， AD7865转换
序列选择是通过SL1 ， SL4输入引脚控制，运行了一个内部时钟。
当该引脚为逻辑1 ，转换序列通过通道选择控制寄存器
之三和允许ADC具有内部或外部时钟运行。请参阅选择转换
序列。
模拟地。一般模拟地。这AGND引脚应连接到系统的
AGND平面。
模拟输入。见模拟输入部分。
模拟地。模拟地参考衰减器电路。这AGND引脚
应连接到系统的AGND平面。
模拟输入。见模拟输入部分。
待机模式输入。该引脚用于使器件进入省电模式或待机模式。
该
STBY
输入是高为正常运行和低待机工作。
模拟地。一般模拟地。这AGND引脚应连接到所述
系统的AGND平面。
4
5
6
7
CS
RD
WR
CLK IN / SL1
8
INT / EXT
CLK/SL2
9, 10
SL3 ， SL4
11
H / S
SEL
12
13–16
17
18–21
22
23
AGND
V
IN4x
, V
IN3x
AGND
V
IN2x
, V
IN1x
STBY
AGND
–6–
版本B
