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FLEX 10K嵌入式可编程逻辑器件系列数据手册
ClockLock &
ClockBoost
特点
为了支持高速设计，选择FLEX 10K器件提供可选
ClockLock和含有一个锁相环ClockBoost电路（PLL）的
是，用于提高设计速度和降低资源的使用。该
ClockLock电路使用一个同步的PLL ，降低了时钟延迟
和歪斜的装置内。本次减持减少时钟到输出
设置时间，同时保持零等待时间。该ClockBoost电路，
它提供了时钟倍频器，允许设计人员提升设备
通过在装置内实现资源共享的面积效率。该ClockBoost
功能允许设计人员分发低速时钟和繁殖
设备上的时钟。合并后， ClockLock和ClockBoost功能
提供系统性能显著改进和
带宽。
在FLEX 10K器件的ClockLock和ClockBoost功能已启用
通过Altera的软件。使用这些外部设备不需要
功能。该ClockLock和ClockBoost电路的输出是不
可在任何的器件引脚。
该ClockLock和ClockBoost电路锁定到的上升沿
输入时钟。该电路的输出只能驱动的时钟输入端
寄存器;所产生的时钟不能被选通或倒置。
专用时钟引脚（ GCLK1 ）提供时钟给ClockLock和
ClockBoost电路。当专用时钟引脚驱动
ClockLock或ClockBoost电路，它不能驱动其他设备中。
在同时需要相乘的和非倍频的时钟，该设计
电路板上的时钟走线可以连接到
GCLK1.
与Altera公司
软件
GCLK1
可以同时并行ClockLock和ClockBoost电路
在FLEX 10K器件。然而，当这两个电路的使用，其他的
时钟引脚（ GCLK0 ）不能使用。
图17
示出的方框图。
如何使两者在Altera公司的ClockLock和ClockBoost电路
软件。所示的例子是示意性的，但类似的方法
适用于在AHDL ，VHDL和Verilog HDL语言创建的设计。当
ClockLock和ClockBoost电路被同时使用，则输入
频率参数必须是相同的两个电路。在
图17中的
该
输入频率必须达到规定的要求时，
ClockBoost倍增因子是2 。
Altera公司。
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