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DS90UH925Q
POWER UP要求和PDB PIN
该VDDS （V
DD33
和V
DDIO
）供应坡道应大于1.5毫秒单调上升较快。大电容上的PDB引脚
需要确保PDB到达后，所有的VDDS纷纷落户到推荐的工作电压。当PDB引脚拉至
V
DDIO
= 3.0V至3.6V或V
DD33
，建议使用10 kΩ的上拉和>10 uF的帽GND延迟PDB输入信号。
所有的输入不能驱动到V
DD33
和V
DDIO
已达到其稳态值。
PCB布局和电源系统注意事项
电路板的布局和堆叠起来，为FPD -Link的III器件应该被设计为提供低噪声的功率馈送到该设备。
良好的布局做法也将分别进行高频率或高层次的输入和输出，以最大限度地减少不必要的杂散噪声拾取，
反馈和干扰。电力系统的性能可以通过使用薄的电介质（ 2至4密耳），用于功率大大提高/
地面三明治。这种安排提供平面电容的PCB电源系统的低寄生电感，从而
已经证明了在高频下是特别有效的，并且使得外部旁路电容器不太关键的值和位置。
外部旁路电容应包括RF陶瓷和钽电解电容。射频电容可以在使用的值
范围为0.01 uF的0.1 uF的。钽电容器可在2.2微法10μF的范围。的钽电容器的额定电压
应至少5X正在使用的电源电压。
表面贴装电容建议，由于其更小的寄生效应。当每个电源引脚使用多个电容器，找到
该值越小，越接近销。大容量电容是建议在电源输入点。这通常是在50uF到
100uF的范围，将平滑的低频开关噪声。建议直接连接电源和接地引脚到
电源和地平面通过在电容器的两端连接到所述平面上的旁路电容。连接电源
或者接地引脚到外部旁路电容器将增加该路径的电感。
小的车身尺寸X7R贴片电容，如0603或0402 ，建议使用外部旁路。其小巧的机身体积减小了
电容器的寄生电感。用户一定要注意这些外部旁路电容的谐振频率，
通常在2030兆赫的范围内。为了提供有效的旁路，多个电容器通常被用来实现低阻抗
之间在感兴趣的频率的电源轨。在高频率，还使用从电源2的通孔通常的做法
和接地引脚到飞机，减少在高频率的阻抗。
某些设备提供独立的电源和接地引脚用于电路的不同部分。这样做是为了隔离开关噪声
电路的不同部分之间的影响。通常不需要在PCB上的单独的平面。引脚说明表
通常提供在其上的电路块连接到该电源引脚对指导。在某些情况下，外部过滤器可以是
用于提供干净的电源敏感电路，如锁相环。
使用至少一个4层基板与电源和地平面。找到LVCMOS信号远离CML线，以防止耦合
从LVCMOS线CML的线条。通常建议使用100欧姆紧密耦合差分线对CML
互连。紧密耦合线有助于确保将作为共模的耦合噪声，从而被拒绝
接收器。紧耦合线也将辐射较少。
在LLP风格包信息在TI应用笔记提供： AN- 1187 。
CML互连指南
见AN- 1108和AN- 905的全部细节。
使用100Ω耦合差分对
使用间隔的S / 2S / 3S法则
- S =对之间的空间
- 2S =对之间的空间
- = 3S空间LVCMOS信号
尽量减少过孔的数量
超过500 Mbps的线速操作时，使用差分连接器
维护的痕迹平衡
在对中偏差最小化
其他一般性的指导可以在LVDS用户手册中找到 - 从TI网站PDF格式：
www.ti.com/lvds
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