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AD7273/AD7274
时序示例
对于AD7274 ，如果CS在14过程中所带来的高
th
SCLK
两个前导零和12位的后上升沿
转换设置，该器件可实现最快
吞吐率， 3 MSPS 。如果CS在16所带来的高
th
SCLK上升沿两个前导零后， 12位的
提供转换和两个尾随零，吞吐量
2.97 MSPS的速率是可以实现的。这示于
下面的两个时机的例子。
时序示例2
图7中的示例使用16个SCLK周期中，f
SCLK
= 48 MHz时，
和吞吐量2.97 MSPS 。这将产生一个周期的时间
的t
2
+ 12.5(1/f
SCLK
) + t
ACQ
= 336纳秒，其中t
2
= 6 ns（最小值）和
t
ACQ
= 70纳秒。图7显示了吨
ACQ
包括： 2.5 （1 /女
SCLK
) +
t
8
+ t
安静
，其中t
8
= 14 ns（最大值） 。这满足最小
4纳秒的科技需求
安静。
时序示例1
在图6中，采用了14个SCLK周期中，f
SCLK
= 48兆赫，并且
吞吐量是3 MSPS 。这就产生了一个周期时间
t
2
+ 12.5(1/f
SCLK
) + t
ACQ
= 333纳秒，其中t
2
= 6 ns（最小值）和
t
ACQ
= 67纳秒。这满足了60纳秒T的要求
ACQ
.
图6还表明，吨
ACQ
含有0.5 （1 /女
SCLK
) + t
9
+ t
安静
,
其中T
9
= 4.2 ns（最大值） 。这使得52.8纳秒对于T的值
安静
,
满足4纳秒的最低要求。
t
1
CS
t
兑换
t
2
SCLK
1
2
3
4
t
6
5
13
B
14
15
16
t
3
SDATA
Z零
DB11
三
州两大龙头
零
DB10
t
4
DB9
t
7
DB1
DB0
t
5
零
t
8
t
安静
零
三态
04973-005
两个尾随
零
1/THROUGHPUT
图5. AD7274串行接口时序16个SCLK周期
t
1
CS
t
兑换
t
2
SCLK
1
2
3
4
t
6
5
13
B
14
t
3
SDATA
Z零
DB11
三
州两大龙头
零
DB10
t
4
DB9
t
7
DB1
t
5
DB0
t
9
t
安静
三态
1/THROUGHPUT
图6.AD7274串行接口时序14个SCLK周期
t
1
CS
t
兑换
t
2
SCLK
1
2
3
4
5
12
13
B
14
15
16
t
8
12.5(1/f
SCLK
)
1/THROUGHPUT
t
安静
04973-007
t
获得
图7.串行接口时序16个SCLK周期
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04973-006
