AD7663
引脚功能说明（续）
针
号
21
助记符
D[8]
或SDOUT
类型描述
当SER / PAR为低，此输出用作位的并行端口数据输出总线8 。
当SER / PAR为高电平，该输出，串行端口的一部分，作为串行数据输出
同步到SCLK 。转换结果存储在一个片上的寄存器。该AD7663提供
转换结果， MSB首先，从它的内部移位寄存器。数据格式判定
由OB / 2C的逻辑电平。在串行模式下，当EXT / INT为低电平时， SDOUT是两个有效的
SCLK的边缘。
在串行模式下，当EXT / INT高：
如果INVSCLK为低电平时， SDOUT更新在SCLK的上升沿和下一个下降沿有效。
如果INVSCLK为高电平时， SDOUT更新在SCLK下降沿的下一个上升沿有效。
DI / O当SER / PAR为低，此输出用作并行端口数据输出总线的9 。
当SER / PAR为高电平时，此引脚的串行端口的一部分，作为一个串行数据时钟输入或
输出，取决于EXT / INT引脚的逻辑状态。活动边沿，其中数据
SDOUT更新取决于INVSCLK引脚的逻辑状态。
DO
当SER / PAR为低，此输出用作位的并行端口数据输出总线10 。
当SER / PAR为高电平，该输出，串行端口的一部分，用作数字输出帧
与内部数据时钟（ EXT / INT =逻辑低电平），使用同步。当一个读
顺序启动和INVSYNC为低电平时， SYNC驱动为高电平并保持，同时
SDOUT输出有效。当读取序列和启动INVSYNC为高电平时， SYNC是
驱动为低电平，并保持低电平，同时SDOUT输出有效。
DO
当SER / PAR为低，此输出用作位的并行端口数据输出总线11 。
当SER / PAR为高和EXT / INT为高电平，该输出，串口的一部分，作为
一个不完整的读取错误标志。在从模式下，当数据读开始，而不是完成时
下面的转换完成时，当前的数据将丢失， RDERROR变为高电平。
DO
位12位并行端口数据输出总线的15 。当SER / PAR为高，这些输出
是在高阻抗状态。
DO
忙碌的输出。变高时，转换开始，并保持高电平，直到
转换完成后，数据被锁存到芯片上的移位寄存器。下降沿
的BUSY可作为一个数据准备好时钟信号。
P
必须连接到数字地。
DI
读取数据。当
CS
和
RD
都低，并行接口或串行输出总线被使能。
DI
片选。当
CS
和
RD
都低，并行接口或串行输出总线是
启用。
CS
也可用于栅极的外部时钟。
DI
复位输入。当设置为逻辑高电平，复位AD7663 。电流转换，如果有的话，将被中止。
如果不使用，该引脚可以连接到DGND 。
DI
关断输入。当设置为逻辑高电平时，功率消耗减小和转化
被抑制了当前完成后。
DI
开始转换。如果
CNVST
为高采集阶段时（T
8
）完成后，下一个落下
边缘上
CNVST
把内部采样和保持进入保持状态，并启动一个转换。
此模式是最合适的，如果低采样抖动是需要的。如果
CNVST
为低电平时，
采集阶段（T
8
）完成后，内部采样和保持被置于保持状态，且一
转换立即启动。
P
必须连接到模拟地。
AI
基准输入电压。
AI
参考输入模拟地。
AI
模拟输入地。
AI
模拟输入。请参考表一输入范围配置。
DO
22
D[9]
或者SCLK
23
D[10]
或同步
24
D[11]
或RDERROR
25–28
29
D[12:15]
忙
30
31
32
33
34
35
DGND
RD
CS
RESET
PD
CNVST
36
37
38
39
40, 41,
42, 43
AGND
REF
REFGND
INGND
INA ， INB ，
INC ， IND
笔记
AI =模拟输入
DI =数字输入
DI / O =双向数字
DO =数字输出
P =电源
版本B
–7–
