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数据表
PLL控制寄存器
地址： 12H处，复位： 0×00 ，名称： PLL_CTRL0
表33.位说明PLL_CTRL0
位
7
6
位名称
PLL_ENABLE
AUTO_MANUAL_SEL
设置
描述
使PLL时钟倍频器。
PLL频带选择模式。
自动模式。
手动模式。
PLL带手动模式的设置。 64乐队总共覆盖1 GHz至
2.1 GHz的VCO范围。
最低频段（ 1 GHz）的。
最高波段（ 2.1千兆赫） 。
AD9142
RESET
0x0
0x0
ACCESS
RW
RW
0
1
[5:0]
PLL_MANUAL_BAND
000000
111111
0x00
RW
PLL控制寄存器
地址： 0×14 ，复位： 0xE7 ，名称： PLL_CTRL2
表34.位说明PLL_CTRL2
位
[7:5]
位名称
PLL_LOOP_BW
设置
描述
选择PLL的环路滤波器的带宽。默认推荐
设置为111以获得最佳的PLL性能。
最低设置。
最高设置。
标称设置PLL电荷泵电流。默认推荐
设置为00111最佳PLL性能。
最低设置。
最高设置。
RESET
0x7
ACCESS
RW
0x00
0x1F
[4:0]
PLL_CP_CURRENT
0x00
0x1F
0x07
RW
PLL控制寄存器
地址： 0x15执行，复位： 0xC9 ，名称： PLL_CTRL3
表35.位说明PLL_CTRL3
位
[7:6]
位名称
DIGLOGIC_DIVIDER
设置
描述
REFCLK到PLL数字时钟分频比。该数字PLL时钟驱动
内部PLL逻辑。其分频比必须被设置，以确保在PLL
数字时钟低于75兆赫。
f
REFCLK
/f
DIG
= 2.
f
REFCLK
/f
DIG
= 4.
f
REFCLK
/f
DIG
= 8.
f
REFCLK
/f
DIG
= 16.
开启环路分频器交叉点的控制。默认推荐
设置是关闭（0）为最优的PLL的性能。
PLL VCO分频器。这个分压器确定VCO频率的比值
到DACCLK频率。
f
VCO
/f
DACCLK
= 1.
f
VCO
/f
DACCLK
= 2.
f
VCO
/f
DACCLK
= 4.
f
VCO
/f
DACCLK
= 4.
PLL环路分频器。这个分压器确定DACCLK的比率
频率的REFCLK频率。
f
DACCLK
/f
REFCLK
= 2.
f
DACCLK
/f
REFCLK
= 4.
f
DACCLK
/f
REFCLK
= 8.
f
DACCLK
/f
REFCLK
= 16.
第0版|第47页64
RESET
0x3
ACCESS
RW
00
01
10
11
4
[3:2]
CROSSPOINT_CTRL_EN
VCO_DIVIDER
00
01
10
11
[1:0]
LOOP_DIVIDER
00
01
10
11
0x0
0x2
RW
RW
0x1
RW
