CDC5801A

低抖动时钟倍频器和分频器

可编程延迟和相位校准

SCAS813A - 2005年8月 - 修订2005年12月

D

低抖动时钟乘法器X4 ， X6 ， X8 。

输入频率范围（ 19 MHz至

125兆赫） 。支持输出频率

从150兆赫到500兆赫

故障保护上电初始化

低抖动时钟分频器由/ 2 / 3 / 4 。输入

频率范围（ 50 MHz至125 MHz）的。

支持输出频率范围

12.5 MHz至62.5 MHz的

2.6 MUI可编程双向延时

步骤

典型的8 - ps的相位抖动（12千赫到20兆赫）

在500MHz

典型的2.1 - ps的周期抖动均方根值（全

频带）在500MHz

一个单端输入和一个

差分输出对

输出可以驱动LVPECL ，LVDS和

LVTTL

三功耗工作模式，以最小化

动力

低功耗（典型值200毫瓦

在500兆赫）

封装在一个收缩型小外形

包装（ DBQ ）

所需的PLL无需外部元件

扩频时钟跟踪能力

降低EMI

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应用：视频图形，游戏

D

D

产品，数据通信，电信

接受LVCMOS ， LVTTL输入的

REFCLK终端

接受其他的单端信号电平

在REFCLK客运站乘编程

适当的V

DD

REF电压电平（

例如， HSTL 1.5若V

DD

REF = 1.6 V）

支持工业级温度范围

40

°

C至85

°

C

DBQ包装

（ TOP VIEW ）

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D

D

D

V

DD

REF

REFCLK

V

DD

P

GNDP

GND

LEADLAG

DLYCTRL

GNDPA

V

DD

PA

V

DD

PD

STOPB

PwrDnB

1

2

3

4

5

6

7

8

9

10

11

12

24

23

22

21

20

19

18

17

16

15

14

13

P0

P1

V

DD

O

GNDO

CLKOUT

NC

CLKOUTB

GNDO

V

DD

O

MULT0/DIV0

MULT1/DIV1

P2

NC - 无内部连接

描述

该CDC5801A设备提供时钟乘法和除法，从一个单端参考时钟

（ REFCLK ）到一个差分输出端对输出（CLKOUT / CLKOUTB ） 。乘法和除法端子（ MULT / DIV0 ： 1 ）

提供选择的倍频和分频比例，产生CLKOUT / CLOUTKB频率

从12.5 MHz到500 MHz的时钟输入参考（ REFCLK ）从19 MHz到125 MHz的。

见表1和表2详细频率的支持。

在实现相位定位提供了可能性之间的相位对齐（零延迟）

CLKOUT / CLKOUTB和REFCLK或系统中的任何其他的CLK通过供给需要的时钟对齐

到DLYCTRL和LEADLAG终端。

相位对齐还允许用户推迟或提前CLKOUT / CLKOUTB与步骤2.6 MUI （单位

间隔）。对于DLYCTRL终端在每个上升沿，输出时钟是由2.6 - MUI步长延迟

只要有低的LEADLAG终端上。类似地，对于DLYCTRL终端在每个上升沿，则

输出时钟是由2.6 - MUI步长，只要有高LEADLAG终端上先进。该

CDC5801A具有故障安全电初始化状态机，它支持在所有正常运行

通电条件。由于REFCLK和CLKOUT / CLKOUTB之间的相位是电后随机的，

应用可以实现的一个自校准程序在加电时产生一定的相位开始位置时，前

编程的固定延迟与DLYCTRL终端上的时钟。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

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版权

2005年，德州仪器

PRODUCTION数据信息为出版日期。

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标准保修。生产加工并不包括

所有测试参数。

邮政信箱655303

达拉斯，德克萨斯州75265

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