AD5379
时序特性
串行接口
V
CC
= 2.7 V至5.5 V ; V
DD
= 11.4 V至16.5 V ; V
SS
= -11.4 V至-16.5 V ; V
REF
(+) = 5 V; V
REF
（ - ） = - 3.5伏; AGND = DGND = REFGND = 0 V ;
V
BIAS
= 5 V ， FIFOEN = 0 V ;所有规格牛逼
民
给T
最大
中，除非另有说明。
表4 。
参数
1, 2, 3
t
1
t
2
t
3
t
4
t
5 4
t
64
t
7
t
8
t
9
t
104, 5
t
11
t
124
t
13
t
14
t
15
t
16
t
17
t
18
t
19
t
20 6, 7
t
217
t
227
t
237
t
245
t
25
t
26
在T限制
民
, T
最大
20
8
8
10
15
25
10
5
4.5
30
330
20
20
150
0
100
20/30
10
350
25
5
5
20
30
10
120
单位
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
纳秒（典型值）
ns（最小值）
ns（最小值）
μs的典型值/最大值
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
微秒最大
描述
SCLK周期时间。
SCLK高时间。
SCLK低电平时间。
SYNC下降沿到SCLK的下降沿建立时间。
第24个SCLK下降沿到SYNC下降沿。
最低SYNC低电平时间。
最小SYNC高电平时间。
数据建立时间。
数据保持时间。
第24个SCLK下降沿到BUSY下降沿。
BUSY脉冲宽度低（单通道更新） 。请参阅表10 。
第24个SCLK下降沿到LDAC下降沿。
LDAC脉冲宽度低。
BUSY上升沿到DAC输出响应时间。
BUSY上升沿到LDAC下降沿。
LDAC下降沿到DAC输出响应时间。
DAC输出建立时间。
CLR脉冲宽度低。
CLR /复位脉冲激活时间。
SCLK上升沿到SDO有效。
SCLK下降沿到SYNC上升沿。
SYNC上升沿到SCLK上升沿。
SYNC上升沿到LDAC下降沿。
SYNC上升沿到BUSY下降沿。
复位脉冲宽度低。
复位时间指示由BUSY
低。
1
2
通过设计和特性保证，未经生产测试。
所有输入信号均采用t指定
r
= t
f
= 2纳秒（10％ 90 ％的V
CC
） ，以及定时从1.2 V的电压电平
3
参见图4和图5所示。
4
只有独立模式。
5
这个测量与图2所示的负载电路。
6
此测定与图3所示的负载电路。
7
菊花链模式只。
V
CC
200μA
TO
产量
针
03165-002
I
OL
R
L
TO
产量
针
2.2kΩ
V
OH
（分钟） + V
OL
（最大）
C
L
50pF
200μA
I
OH
2
03165-003
V
OL
C
L
50pF
图2.负载电路忙碌的时序图
图3.负载电路SDO时序图
（串行接口，菊花链模式）
版本B |第28 6
