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数据表
DREQ / DACK DMA模式单FIFO的写操作
表6 。
参数
DREQ
脉冲1
t
DREQ
t
WESU
t
SU
t
HD
DACK
LO
DACK
HI
t
WEHD
WFSRQ
t
DREQRTN
1
2
ADV202
描述
DREQ脉冲宽度
DACK断言随后DREQ延迟
我们要DACK设置
数据DACK解除报警设置
数据DACK解除报警保持
DACK断言脉冲宽度
DACK解除报警脉冲宽度
我们认为DACK解除报警后，
我们强调以FSRQ解除报警（ FIFO满）
DACK到DREQ解除报警（ DR × PULS = 0 ）
民
1
2.5
0
2
2
2
2
0
1.5
2.5
典型值
最大
15
3.5 × JCLK + 7.5纳秒
单位
JCLK周期
2
JCLK周期
ns
ns
ns
JCLK周期
JCLK周期
ns
2.5 × JCLK + 7.5纳秒
3.5 × JCLK + 7.5纳秒
JCLK周期
JCLK周期
适用于分配DMA通道，如果EDMOD0或EDMOD1 [ 14点11分]被编程为一个值，该值不为0的脉冲宽度取决于编程的值
对于JCLK的定义，请参见PLL部分。
DREQ
脉冲
t
DREQ
DREQ
DACK
HI
DACK
LO
DACK
t
WESU
WE
t
WEHD
t
HD
HDATA
0
1
2
3
图5.单写DREQ / DACK DMA模式分配DMA通道
（ EDMOD0 / EDMOD1 [ 14:11 ]未设定到0000的值）
t
DREQRTN
DREQ
DACK
HI
DACK
LO
DACK
t
WESU
WE
t
WEHD
t
HD
HDATA
0
1
2
图6.单写DREQ / DACK DMA模式分配DMA通道
（ EDMOD0 / EDMOD1 [ 14:11 ]编程为0000的值）
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04723-014
t
SU
04723-013
t
SU
