AD7654
PIN号
15
助记符
D[6]
或INVSCLK
D[7]
或RDC / SDIN
TYPE
1
DI / O
描述
当SER / PAR为低，此输出用作位的并行端口数据输出总线6 。
当SER / PAR为高，此输入，串行口的一部分，用于反转SCLK信号。这是活跃在
主机和从机模式。
当SER / PAR为低，此输出用作位的并行端口数据输出总线7 。
当SER / PAR为高电平时，此输入，串行端口的一部分，被用作任何外部数据输入或
读模式选择输入，这取决于EXT / INT的状态。
当EXT / INT为高， RDC / SDIN可以用作一个数据输入到菊花链中的转换结果
从两个或多个模数转换器到单一SDOUT线。上SDIN的数字数据电平上SDOUT输出
具有32个SCLK周期的读取序列开始后的延迟。
当EXT / INT为低时， RDC / SDIN用于选择读模式。当RDC / SDIN是HIGH时，
以前的数据转换过程中对SDOUT输出。当RDC / SDIN为LOW时，数据可以被输出
在SDOUT只有当转换完成。
输入/输出接口数字电源地。
输入/输出接口数字电源。名义上，在相同的电源与主机接口的供给
（5V或3V） 。
数字电源。名义上在5 V.
当SER / PAR为低，此输出用作位的并行端口数据输出总线8 。
当SER / PAR为高电平，该输出，串行端口的一部分，作为串行数据输出同步
到SCLK 。转换结果存储在32位芯片上寄存器中。该AD7654提供两种
转换结果， MSB首先，从它的内部移位寄存器。的信道输出的命令被控制
由A / B 。在串行模式下，当EXT / INT为低电平时， SDOUT在SCLK的两边有效。
在串行模式下，当EXT / INT高：
如果INVSCLK为低电平时， SDOUT更新在SCLK的上升沿和下一个下降沿有效。
如果INVSCLK为高电平时， SDOUT更新在SCLK下降沿的下一个上升沿有效。
当SER / PAR为低，此输出用作位的并行端口数据输出总线9 。
当SER / PAR为高，此引脚串行端口的一部分，作为一个串行数据时钟输入或输出，
取决于EXT / INT引脚的逻辑状态。活动边沿其中数据SDOUT更新
取决于INVSCLK引脚的逻辑状态。
当SER / PAR为低，此输出用作位的并行端口数据输出总线10 。
当SER / PAR为高电平，该输出，串行端口的一部分，用作数字输出帧
与内部数据时钟（ EXT / INT =逻辑低电平），使用同步。
当读取序列和启动INVSYNC为低电平时， SYNC驱动为高电平和框架SDOUT 。后
所述第一信道被输出时，SYNC是脉冲的低电平。当读取序列和启动INVSYNC是
高， SYNC驱动为低电平，并保持低电平，同时SDOUT输出有效。后的第一个信道是
输出时， SYNC是脉冲高电平。
当SER / PAR为低，此输出用作位的并行端口数据输出总线11 。
当SER / PAR为高和EXT / INT为高电平，该输出，串口的一部分，用作
不完整的读取错误标志。在从模式下，当数据读开始，而不是完成时
下列转换完成时，当前的数据将丢失， RDERROR变为高电平。
位12位并行端口数据输出总线的15 。当SER / PAR为高，这些输出为高
阻抗。
忙碌的输出。变高时，转换开始，并保持高电平，直到两
转换完成的数据被锁存到芯片上的移位寄存器。的下降沿
BUSY可作为一个数据准备好时钟信号。
结束转换输出的。变为低电平，在每个信道的转换。
读取数据。当CS和RD均为低电平时，并行接口或串行输出总线被使能。
片选。当CS和RD均为低电平时，并行接口或串行输出总线被使能。 CS是
也可用于栅极的外部串行时钟。
复位输入。当设置为逻辑高电平，复位AD7654 。电流转换（如果有）将中止。否则
使用时，此引脚可以连接到DGND 。
关断输入。当设置为逻辑高电平时，功率消耗减小和转化率都
抑制电流1完成后。
16
DI / O
17
18
19, 36
21
OGND
OVDD
DVDD
D[8]
或SDOUT
P
P
P
DO
22
D[9]
或者SCLK
DI / O
23
D[10]
或同步
DO
24
D[11]
或RDERROR
DO
25 28
29
D[12:15]
忙
DO
DO
30
31
32
33
34
EOC
RD
CS
RESET
PD
DO
DI
DI
DI
DI
版本B |第9页的28
