AD5512A/AD5542A
引脚配置和功能描述
14 V
逻辑
16 R
FB
15 V
DD
13 INV
REF 1
10 GND
V
OUT
1
AGNDF 2
AGNDS 3
参4
顶部
意见
12 DGND
11 LDAC
10 CLR
9
DIN
CS 2
SCLK 3
DIN 4
CLR 5
AD5542A-1
顶视图
不按比例
9
8
7
6
V
DD
R
FB
INV
V
OUT
SCLK 8
NC =无连接
（不按比例）
图4. AD5512A / AD5542A采用16引脚LFCSP引脚配置
图5. AD5542A - 1采用10引脚LFCSP封装引脚配置
表7. AD5512A / AD5542A引脚功能描述
PIN号
16-Lead
10-Lead
LFCSP
LFCSP
1
6
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
2
3
4
5
助记符
V
OUT
AGNDF
AGNDS
REFS
REFF
CS
NC
SCLK
DIN
CLR
LDAC
DGND
INV
V
逻辑
V
DD
R
FB
REF
GND
裸露焊盘
7
9
8
1
10
EPAD
描述
模拟输出电压的DAC 。
接地参考点的模拟电路（力） 。
接地参考点的模拟电路（感） 。
参考电压输入（检测）的DAC 。连接到外部2.5 V基准电压源。可参考
范围从2至V
DD
.
参考电压输入（组）的DAC 。连接到外部2.5 V基准电压源。可参考
范围从2至V
DD
.
逻辑输入信号。芯片选择信号用于帧的串行数据输入端。
无连接。
时钟输入。数据的时钟在SCLK的上升沿输入寄存器。占空比必须
间的40％和60％。
串行数据输入。该器件接受16位字。数据移入的输入寄存器
个SCLK上升沿。
异步清零输入。 CLR输入对下降沿敏感。当CLR为低电平时，所有LDAC脉冲
将被忽略。当CLR被激活时， DAC寄存器清零为模型选择的中间值。
LDAC输入。当此输入为低电平时， DAC寄存器同时更新了
输入寄存器的内容。
数字地。数字电路的接地参考。
连接到DAC的内部调整电阻。连接INV引脚连接到外部运
安培双极性模式的反相输入。
逻辑电源。
模拟电源电压，5V ± 10 ％ 。
反馈电阻引脚。在双极性模式下，该引脚连接至外部运算放大器的输出。
参考电压输入的DAC 。该引脚连接到外部2.5 V基准电压源。可参考
范围从2至V
DD
.
地面上。
外露垫应与最低电位的点，在这种情况下，接地。
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09199-034
笔记
1.裸露焊盘应
绑的最低点
潜力，这种情况下， GND 。
REFF 5
NC 7
CS 6
09199-036
