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AD9229
在AD9229的LVDS输出接口便于与LVDS
接收器的定制ASIC和具有LVDS的FPGA capa-
相容性在嘈杂的环境出色的开关性能
求。单点 - 对 - 点网拓扑结构，建议
用100 Ω的终端电阻放在尽可能靠近接收器
成为可能。建议保持走线长度不
长度超过12英寸，以保持差分输出走线
合在一起，并在相等的长度。
输出数据的格式为偏移二进制码。的一个例子
输出的编码格式可以在表8中找到。
表8.数字输出编码
CODE
4095
2048
2047
0
（ VIN + ） - （ VIN- ）
输入跨度=
2 V P-P （ V）
1.000
0
0.000488
1.00
（ VIN + ） - （ VIN- ）
输入跨度=
1 V P-P （ V）
0.500
0
0.000244
0.5000
数字输出
偏移二进制码
(D11 ... D0)
1111 1111 1111
1000 0000 0000
0111 1111 1111
0000 0000 0000
表9.数字测试模式引脚设置
选择的DTP
正常
手术
DTP1
DTP2
限制
DTP电压
AGND
AVDD/3
2 × AVDD / 3
AVDD
RESULTING
D +和D-
正常
手术
1000 0000 0000
1010 1010 1010
不适用
RESULTING
FCO和DCO
正常
手术
正常
手术
正常
手术
不适用
参考电压
稳定和精确的0.5 V基准电压源内置于
AD9229 。输入范围可通过改变为参考进行调整
ENCE电压施加到AD9229 ，使用内部
参考或外部施加的基准电压。输入
ADC的磁道跨度参考电压呈线性变化。
当应用去耦电容到VREF ， REFT ，
和REFB引脚，使用陶瓷，低ESR电容。这些
电容应靠近ADC管脚和在同一
层PCB板作为AD9229的。推荐的电容
值和配置的AD9229基准引脚即可
在图42和图43中找到。
表10.参考设置
选择的模式
外部参考
内部， 1 V P-P FSR
可编程
内部， 2 V P-P FSR
SENSE
电压
AVDD
VREF
0.2 V至
VREF
AGND至
0.2 V
RESULTING
VREF （ V）
不适用
0.5
0.5 × (1 +
R2/R1)
1.0
RESULTING
迪FF erential
跨度（V P-P ）
2 ×外部
参考
1.0
2 × VREF
2.0
定时
从每个ADC的数据进行串行化，并设置在一个单独的
通道。的数据速率为每一个串行数据流是等于12个比特
倍的采样时钟速率，最大为780个基点（12位
× 65 MSPS = 780个基点） 。典型最低转换速率为
10 MSPS 。
提供两个输出时钟，以协助从捕获数据
在AD9229 。该DCO用于时钟输出的数据并
等于6倍的采样时钟（CLK）速率。数据
同步输出的AD9229 ，并可以在上升沿被捕获
和下降沿DCO的边缘支持双数据速率
（ DDR ）捕捉。帧时钟输出（ FCO）用于发送信号
新输出字节的开始和等于取样时钟
率。参见图2中的详细示出的时序图
信息。
内部参考连接
在AD9229内部比较器检测到的电势
SENSE引脚和配置参考为四个可能的状态
（总结于表10）。如果SENSE接地，参考
放大器开关被连接到内部电阻分压器（见
图42 ） ，设置VREF为1 V连接SENSE引脚来
VREF引脚开关放大器输出到SENSE脚，
配置内部运算放大器电路作为一个电压跟随器和
提供0.5 V基准电压输出。如果外部电阻
分压器被连接，如图43所示，开关再次为
设置为SENSE引脚。这使基准放大器的
同相模式，并定义为VREF输出
R2
VREF
=
0.5
×
1
+
R1
在所有的参考配置， REFT和REFB建立自己的
ADC内核的输入范围。模拟输入满量程范围
的ADC等于电压两倍于基准销对
内部或外部的参考结构。
DTP引脚
的数字测试码模式的条件（DTP ）引脚可被允许用于两种类型的
的测试图案，如概括在表9中。当DTP是
连接到AVDD / 3 ，所有的ADC通道输出移出
以下模式： 1000 0000 0000当DTP连接到2 ×
AVDD / 3 ，所有的ADC通道输出移出以下
图案： 1010 1010 1010。 FCO和DCO输出仍然可以工作
照例，而所有通道移出的测试图案。这
模式允许用户执行定时校准
在FCO ， DCO和输出数据之间的调整。为
正常工作时，该引脚应与AGND 。
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