AD7676
引脚功能描述
引脚编号引脚
1
2
3, 6, 7,
40–42,
44–48
4
5
AGND
AVDD
NC
TYPE
P
P
描述
模拟电源接地引脚
输入模拟电源引脚。名义上5 V.
无连接
BYTESWAP
OB/2C
DI
DI
8
9, 10
11, 12
SER / PAR
D[0:1]
D [2 ：3]或
DIVSCLK [0：1 ]
DI
DO
DI / O
13
D[4]
或EXT / INT
DI / O
14
D[5]
INVSYNC或
D[6]
或INVSCLK
D[7]
或RDC / SDIN
DI / O
15
DI / O
16
DI / O
17
18
19
20
OGND
OVDD
DVDD
DGND
P
P
P
P
并行模式选择（ 8位/ 16位） 。当低电平时， LSB通过D输出[ 7 ： 0 ]与MSB的
在D输出的[15 ： 8 ] 。高电平时， LSB通过D输出[15 ： 8 ]和MSB通过D输出[ 7 ： 0 ] 。
标准二进制/二进制补码。当OB / 2C为高电平时，数字输出是直
二。当低电平时， MSB反转导致其内部输出二进制补码
移位寄存器。
串行/并行选择输入。当低，并行端口被选中。高电平时，
串行接口模式被选择，并且数据总线的某些位被用作一个串行端口。
位0和位的并行端口数据输出总线1 。当SER / PAR为高电平时，这些输出是在
高阻抗。
当SER / PAR为低，这些输出作为位2和位并行端口数据3
输出总线。
当SER / PAR为高电平， EXT / INT为低电平， RDC / SDIN低，这是大师系列
阅读后转换模式。这些输入，串行端口的一部分，被用于减慢，如果需要的话，
内部串行时钟提供时钟数据输出。在其它串行模式下，这些引脚为高
阻抗输出。
当SER / PAR为低，此输出用作并行端口数据输出总线的位4 。
当SER / PAR为高电平时，此输入，串行端口的一部分，作为一个数字选择输入为
选择内部或外部的数据时钟。与EXT / INT连接到低电平，内部时钟
在SCLK的输出选择。与EXT / INT设定为逻辑高电平时，输出数据被同步到
连接到SCLK输入的外部时钟信号。
当SER / PAR为低，此输出用作位的并行端口数据输出总线5 。
当SER / PAR为高电平时，该输入，串行端口的一部分，用于选择的活动状态
同步信号。低电平时， SYNC为高电平有效。高电平时， SYNC为低电平有效。
当SER / PAR为低，此输出用作位的并行端口数据输出总线6 。
当SER / PAR为高，此输入，串行口的一部分，用于反转SCLK信号。
这是活跃在主从模式。
当SER / PAR为低，此输出用作位的并行端口数据输出总线7 。
当SER / PAR为高电平时，此输入，串行端口的一部分，作为任一外部数据
输入或取决于EXT / INT的状态的读出模式的选择输入。
当EXT / INT为高， RDC / SDIN可以作为一个数据输入到菊花链中的转换
从两个或多个ADC的结果到一个单一SDOUT线。上SDIN的数字数据电平是
输出上的数据用的16个SCLK周期的读取序列开始后的延迟。当
EXT / INT为低电平， RDC / SDIN来选择读取模式。当RDC / SDIN为高，
该数据是在转换过程中就SDOUT输出。当RDC / SDIN为低时，数据被输出
在SDOUT只有当转换完成。
输入/输出接口，数字电源地
输入/输出接口，数字电源。名义上，在相同的电源作为主机的供应
接口（5V或3V） 。
数字电源。名义上在5 V.
数字电源地
版本B
–5–
