AD5227
参数
符号
接口时序特性（适用于所有地区
6, 10
)
时钟频率
f
CLK
输入时钟脉冲宽度
t
CH
, t
CL
t
CSS
CS到CLK建立时间
t
CSH
CS上升到CLK保持时间
t
UDS
U / D为时钟秋季建立时间
条件
民
典型值
1
50
时钟电平高或低
10
10
10
10
最大
单位
兆赫
ns
ns
ns
ns
1
2
标准结构代表平均读数在25℃ ，V
DD
= 5 V.
电阻位置非线性误差，R- INL ，是在最大电阻和最小电阻抽头之间测量的理想值之间的偏差
位置。 R- DNL测量连续抽头位置之间的相对阶跃变化从理想。部分保证单调性。
3
NL和DNL在V测
W
与被配置为类似于一个电压输出的D / A转换器的电位计分压器的RDAC 。 V
A
= V
DD
和V
B
= 0 V.
4
±1 LSB DNL最大规格限制，保证单调的工作条件。
5
电阻端子A， B，W对极性没有限制相对于对方。
6
通过设计保证，不受生产测试。
7
P
DISS
从（我计算
DD
× V
DD
） 。 CMOS逻辑电平输入导致最小的功耗。
8
带宽，噪声和稳定时间取决于所选择的终端电阻值。在最快的时间解决最低的R值结果和最高
带宽。最高的R值的结果中的最小总功率消耗。
9
所有的动态特性采用V
DD
= V.
10
所有的输入控制电压与T指定
R
= t
F
= 1毫微秒（10％ 90 ％的V
DD
），并定时从1.6V开关特性的电压电平进行测量使用
V
DD
= 5 V.
接口时序图
CS =低
U / D = HIGH
CLK
R
WB
图2.增量
WB
CS =低
U / D = 0
CLK
图3.递减
WB
1
CS
0
t
CSS
t
CL
t
CH
t
CSH
1
CLK
0
t
UDS
1
U / D
0
t
S
R
WB
04419-0-006
图4.详细的时序图（仅改变R
WB
递减所示）
第0版|第16页4
04419-0-005
R
WB
04419-0-004
