上电复位
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表10. JTAG接口引脚和其他必需的控制器引脚（ 2/2 ）
引脚名称
PIN TYPE
描述
可选的外部时钟输入引脚可以用于生成配置
时钟（ DCLK ） 。
EXCLK
输入
当外部时钟源不使用时，该引脚连接到一个有效的逻辑电平
（高或低），以防止浮输入缓冲器。如果
EXCLK
是使用的，翻转
EXCLK
在FPGA后输入管脚进入用户模式不会影响设备的EPC
操作。
该引脚选择上电时，以2毫秒或100毫秒POR延迟计数器。当
PORSEL
低时， POR时间是100毫秒。当
PORSEL
高， POR时间为2毫秒。
该引脚必须连接到一个有效的逻辑电平。
TM0
TM1
输入
输入
正常工作时，该测试引脚必须连接到GND 。
正常工作时，该测试引脚必须连接到V
CC
.
PORSEL
输入
上电复位
POR电路使系统保持在复位状态，直到电源电压等级有
稳定。上电复位时由五世
CC
斜坡时间和用户可编程
POR延迟计数器。当电源是稳定的，在POR计数器到期时，上电复位
电路释放
OE
引脚。在POR时可通过外部被进一步扩展
设备通过驱动
OE
引脚为低电平。
1
不执行JTAG或ISP的说明，直到POR完成。
该EPC设备支持可编程POR延迟设置。您可以设置POR
推迟到默认的100毫秒设置或降低POR延迟2毫秒的系统
需要快速开机。该
PORSEL
输入引脚控制该POR延迟逻辑高
级别选择2毫秒的延迟，而逻辑低电平选择100毫秒的延迟。
该EPC设备进入在下列条件下复位：
■
上电复位复位开始于在V初始上电
CC
斜坡上升或若V
CC
滴剂
低于最低运行条件后，可随时V
CC
已经稳定
该FPGA通过驱动启动重新配置
的nSTATUS
低，这发生在当
FPGA检测到CRC错误或者FPGA的
送到nCONFIG
输入引脚置
控制器检测到配置错误并断言
OE
开始重新配置
在Altera FPGA中的，例如，当（
CONF_DONE
所有配置保持低电平
数据已经被发送）
■
■
2012年1月
Altera公司。
增强型配置（ EPC ）设备数据表
