2.的Stratix II体系结构
SII51002-4.3
实用
描述
的Stratix
II器件包含一个两维行和列的基于
架构来实现自定义的逻辑。一系列的列和行的
不同长度和速度的互连提供了信号互连
逻辑阵列模块（LAB ） ，内存块结构（ M512 RAM之间，
M4K的RAM ，和M- RAM块） ，和数字信号处理（DSP）的
块。
每个LAB包含八个自适应逻辑模块（ALM ） 。资产负债管理是
逻辑的Stratix II器件系列的基本构建块提供
高效的实现用户的逻辑功能。实验室都分成
行和列的整个设备。
M512 RAM块是512比特的简单双端口存储器块加
平价（ 576位） 。这些模块提供了专用的简单双端口或
单端口存储器多达18位宽高达500兆赫。 M512块
跨器件分成列在某些LAB之间。
M4K RAM块是真正的双端口存储器块， 4K位加
奇偶校验（ 4,608位） 。这些模块提供专用真正的双端口，简单
双端口或单端口存储器多达36位宽高达550兆赫。
这些块被加在器件组合成列之间
某些实验室。
的M- RAM块是用512K比特真双端口存储器块加
奇偶校验（ 589,824位） 。这些模块提供专用真正的双端口，
简单双端口或单端口存储器高达144位宽高达
420兆赫。几个M- RAM块在设备的单独设
逻辑阵列。
DSP模块可以实现高达要么八分饱精度9 × 9位
乘法器，四个全精度18× 18位乘法器，或者一个
全精度36 × 36位乘法器以及加法或减法功能。该
DSP模块支持Q1.15格式舍入和饱和度
乘法器和累加器阶段。这些模块还包含移
用于数字信号处理的应用，包括有限的寄存器
脉冲响应（FIR ）和无限脉冲响应（ IIR）滤波器。 DSP
块被分成加在器件列和在高达操作
450兆赫。
Altera公司。
2007年5月
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