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CY7C1381C
CY7C1383C
开关特性
在整个工作范围
[19, 20]
133兆赫
参数
t
动力
时钟
t
CYC
t
CH
t
CL
输出时间
t
CDV
t
DOH
t
CLZ
t
CHZ
t
OEV
t
OELZ
t
OEHZ
设置时间
t
AS
t
ADS
t
ADVS
t
WES
t
DS
t
CES
保持时间
t
AH
t
ADH
t
WEH
t
ADVH
t
DH
t
CEH
地址保持CLK崛起后
ADSP ， ADSC举行CLK崛起后
GW ， BWE ， BW
[A ：D ]
持有CLK崛起后
ADV保持CLK崛起后
数据输入保持CLK上升后
芯片使能保持CLK崛起后
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
0.5
ns
ns
ns
ns
ns
ns
地址建立CLK兴起之前
ADSP ， ADSC建立CLK兴起之前
ADV建立CLK兴起之前
GW ， BWE ， BW
[A ：D ]
设置的CLK前
上升
数据输入建立CLK兴起之前
芯片使能建立
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
1.5
ns
ns
ns
ns
ns
ns
数据输出有效CLK上升后
数据输出保持CLK上升后
时钟为低-Z
[16, 17, 18]
时钟到高阻
[16, 17, 18]
117兆赫
分钟。
1
8.5
2.3
2.3
马克斯。
100兆赫
分钟。
1
10
2.5
2.5
马克斯。
单位
ms
ns
ns
ns
8.5
2.0
2.0
ns
ns
ns
5.0
3.8
0
5.0
ns
ns
ns
ns
描述
V
DD
（典型值）的第一接入
[15]
时钟周期时间
时钟高
时钟低
分钟。
1
7.5
2.1
2.1
马克斯。
6.5
2.0
2.0
0
0
4.0
4.0
3.2
0
2.0
2.0
0
7.5
4.0
3.4
4.0
0
OE低到输出有效
OE低到输出低-Z
[16, 17, 18]
OE高到输出高阻
[16, 17, 18]
注意事项：
15.这部分有一个电压调节器内部;吨
动力
是电力需要高于V被提供的时间
DD
（最小），首先，一读或写操作之前
可以启动。
16. t
CHZ
, t
CLZ
,t
OELZ
和叔
OEHZ
指定用在交流测试负载（b）部分示出的AC测试条件。转变是从稳态电压测量± 200 mV的。
17.在任何给定的电压和温度，叔
OEHZ
小于吨
OELZ
和T
CHZ
小于吨
CLZ
共享相同的时，以消除静态存储器之间的总线争用
数据总线。这些规范并不意味着一个总线争用条件，但反映出保证在最坏的情况下，用户的条件参数。装置的设计
以实现高阻抗相同的系统条件下，前低 - Z
18.这个参数进行采样，而不是100 ％测试。
19.时序参考电平为1.5V时， V
DDQ
= 3.3V和1.25V是当V
DDQ
= 2.5V.
在交流测试负载（一），除非另有说明，所示的20的试验条件。
文件编号： 38-05238牧师* B
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